数字电路课程设计资料 题目1 数字电子钟的设计任务书

题目1数字电子钟电路的设计一、设计任务用七段数码显示器分别显示时、分和秒，其中计时方式采用24进制计时方式,或12进制,有上午(A)和下午(P)指示。功能如下:具有正常计时功能，秒、分、时进位正确。②具有手动校准功能。可分别对时和分手动校准。校时通过功能键和另一个校时按钮共同完成。第一次按功能键，电路处于校时状态，每按一次校准按钮则时计数器加1；第二次按功能键，电路处于校分，每按一次校准按钮则分计数器加1；第三次按功能键，每按一次校准按钮则秒计数器加1,第四次按功能键,脱离校准状态,电路正常计时。③具有整点报时功能。仿中央人民广播电台整点报时信号,从59分50秒起每隔2秒发出一次低音“嘟”信号，持续时间1秒，间隔时间1秒，连续5次；到达整点时(00分00秒)发一持续1秒的高音“嘀”信号。(选做)④具有可预置的闹时功能（精确到时和分）,闹铃持续1分钟；预置通过修改方式键设计解决。(选做)二、操作说明用实验箱上的CPLD器件EPM240实现硬件功能，整个钟就用两个单步脉冲开关来控制和调节，一个作功能选择，一个作该功能的调整输入，时钟脉冲用箱上1Hz～10kHz方波脉冲，频率要根据电路来选定，6位数码管带有译码器，电路只要输出BCD码给他们就可以了，声音可用箱上的喇叭。先用QuartusII进行仿真，时、分、秒每个位的的时序仿真波形以十进制分组表示才直观，各波形正确后就到实验室下载、调试、验收。三、设计的简要提示设计的方框图可参考图1，虚框内的是用EPM240T100C5实现，虚框外在实验箱上有。图1状态控制计数器的设计计数器的模要根据总体电路的功能数来定，如设计要求第一次按功能键，电路处于校时状态，第二次按功能键，电路处于校分，第三次按功能键，电路处于校秒状态,第四次按功能键,脱离校准状态,电路正常计时。为了加入闹钟功能且不使用更多的外部资源，本设计将功能键改为第四次按功能键时，电路正常计时，并进入闹钟设时模式，第五次按功能键时，电路处于闹钟设分状态，第六次按功能按键时结束闹钟设置。功能键被按的次数可以用计数器计数，由于共有六种状态，因此需要六进制的计数器，同样可以用74160实现。记这六种状态分别为B0、B1、B2、B3、B4、B5，当Bn=0时，电路处于该种状态。由于B0为电路正常计时的状态，即其他状态无效时的状态，所以B0可用B1B2B3B4B5=1表示。其真值表如下表1所示：表1功能按键真值表按键次数计数器输出调时钟设置闹钟时分秒时分DCBAB1B2B3B4B5第六次000011111第一次000101111第二次001010111第三次001111011第四次010011101第五次010111110根据真值表可以得到B0、B1、B2、B3、B4、B5逻辑函数，即B1=，其它可以同理类推得到，所以其电路原理图如下图2所示：图2功能按键电路原理图时分秒电路的设计可用24/（12）、60进制电路实现，电路结构有同步、异步或两者混合，同步通盘考虑多些，异步在总体电路调试难些。异步60进制计数电路的设计。用两片十进制的74160接成异步60进制计数器，可电子钟的分位和秒位计数器，如图3所示，该电路似乎时序余量不够大！参考“附件5设计过程的几点要求及说明”中的“一、4”点。图3异步60进制计数器异步二十四进制计数器设计异步二十四进制计数器计数到23时，个位计数器并非正常置零，因此24进制计数器要进行整体置零，即需要对十位和个位计数器的输出进行译码，产生置数信号，同时使两块74160集成片置零。电路原理图如下图4所示：图4异步24进制计数器原理图同步24进制计数电路的设计同步24进制计数器是用74160构成，如图5所示。图5同步24进制计数器校时电路的设计校时电路可以在接通电源或者计时出现误差时，对时间进行校正。在小时校正时应不影响分和秒的正常计时，同样在校正分或秒时，也应不影响另外两个的计时功能。其电路原理图如下图6所示：图6校时电路原理图当输入引脚FBUTTON的信号Bn为低电平时，电路输出用于校正的单脉冲，此时进入校正状态，RCO_IN引脚分别接1Hz脉冲或上一级进位就可以对时、分、秒分别进行校正了。RCO_IN引脚接地时也可以用于设置闹钟。仿中央人民广播电台整点报时前面五声低音信号分别发生在59分的50、52、54、56、58秒，即只有当分十位的QMS2QMS4=11，分个位的QMG1QMG4=11,秒十位的QSS2QSS4=11,秒个位的QSG4=0时发出低音报时的控制信号。高音信号发生在00分00秒，可将时钟的分、秒信号都进行或非运算，得到报时的控制信号。用控制信号控制与门的通断以决定是否输出相应频率报时脉冲。具体的电路原理图如下图7所示：图7整点报时电路原理图闹钟功能的设计闹钟功能除了要产生一个闹铃信号之外，还要将设置闹钟的数值显示在数码管上。产生闹铃信号的原理比较简单，只要将时钟的时和分各个位与闹钟的时和分各个位分别进行异或，再将异或的结果求或非。当时钟与闹钟的数值完全一致时，每个异或的结果都为0，再求或非就可以得到一个高电平控制信号。其他任何情况下都会输出低电平，故无闹钟信号产生。原理图如下图8所示：图8闹钟功能模块电路原理图当按功能按键进入设置闹钟模式时，可以通过功能按键模块产生高电平控制信号，用该信号即可控制数码管显示时钟还是闹钟，将闹钟与时钟的信号分别和控制信号和控制信号的非求与，即可实现在控制信号为1的时候输出闹钟信号，在控制信号为0的时候输出时钟信号。原理图如下图9所示：图9闹钟、时钟显示选择模块电路原理图控制信号高电平情况已在上图中做了相应说明，控制信号为低电平时刚好与此相反，将会输出时钟信号。总体电路原理图如下图10所示：图10闹钟功能模块的整体电路图消除抖动方法方法1采用D触发器的延时消抖法，如图11图11D触发器延时消抖此消抖法虽然需要时钟来实现，但是它只用到了逻辑器件，可直接在CPLD的内部实现按键消抖。此消抖法的原理和常用的软件消抖法相同，就是当检测到一个脉冲信号时，延时一段时间（这里是1/250s=0.004s=4ms），再检测信号是否仍然存在，如果连续三个4ms内皆检测到高电平时，输出端才会输出一个高电平信号。如果一个脉冲信号持续时间小于12ms的话，那么消抖器的输出端是不会产生脉冲输出的，这也是不稳定阶段会出现的情况,如果连续三个4ms内皆检测到低电平时，原理一样，输出则为低电平。因此可以达到消抖的目的。此方法能可以消除抖动。方法2电路如图12，此电路也可以用于消除按钮脉冲输入时的抖动，前级为互补双D触发器，输出级为SR触发器。BI为按钮开关的脉冲输入端，BO为去抖动脉冲输出端，BCLK为基准秒脉冲。每一个BCLK正脉冲，D触发器存入BCLK上升沿和下降沿时刻的BI状态：BL、BN。BL和BN被门电