第9章时序电路(半导体集成电路共14章)讲解课件

半导体集成电路学校：西安理工大学院系：自动化学院电子工程系专业：电子、微电时间：秋季学期2022/12/201半导体学校：西安理工大学2022/12/181第9章时序电路（触发器）2022/12/202第9章时序电路（触发器）2022/12/182内容提要引言锁存器静态锁存器动态锁存器寄存器施密特触发器2022/12/203内容提要引言2022/12/183组合逻辑OutputsInputs一、引言输出直接与输入的某种逻辑组合相关逻辑电路OutputsInputs输出不仅与当前输入，而且与前一个输出相关存储元件2022/12/204电子工程系余宁梅组合逻辑OutputsInputs一、引言输出直接与输入对组合逻辑电路组合逻辑对时序逻辑电路时序逻辑保持无条件反映输入信号的变化有条件反映输入信号的变化2022/12/205对组合逻辑电路组合逻辑对时序逻辑电路时序逻辑保持无条件反映输逻辑运算OutputsInputs数据保持电路时序逻辑电路的构成数据保持电路实现逻辑运算Inputs数据保持电路ClkOutput2022/12/206逻辑运算OutputsInputs数据保持电路时序逻辑电路的011001×1×数据保持机理静态保持动态保持11×2022/12/207011001×1×数据保持机理静态保持动态保持11×2022时序逻辑电路的基本单元锁存器

当时钟信号为高（或低）时传输数据。其他时间保持数据DClkQDClkQ寄存器

时钟上升沿或下降沿到来时传输数据。其他情况保持数据ClkClkDDQQ2022/12/208时序逻辑电路的基本单元锁存器DClkQDClkQ寄存器Clk电平灵敏（LevelSensitive）,不是边沿触发可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上二、锁存器（Latch）2022/12/209电平灵敏（LevelSensitive）,不是边沿触发2022/12/20102022/12/18101.静态锁存器基于或非门的SR（set-reset）锁存器(1)SR锁存器2022/12/20111.静态锁存器基于或非门的SR（set-reset）锁存npnRpnpnSp基于或非门的SR（set-reset）锁存器版图见P156QQ2022/12/2012npnRpnpnSp基于或非门的SR（set-reset）基于与非门的SR（set-reset）锁存器SRQQ00111010010111QQ2022/12/2013基于与非门的SR（set-reset）锁存器SRQQ001带时钟控制的SR（set-reset）锁存器SRQQCKSRQQCKCK＝1时SR锁存器工作，CK＝0时输出维持电路图见P158图8.382022/12/2014带时钟控制的SR（set-reset）锁存器SRQQCKS(2)D锁存器QQCKDQDCKQQ×0Q11100011DCKQQCK＝1时D锁存器传输数据，CK＝0时输出维持2022/12/2015(2)D锁存器QQCKDQDCKQQ×0Q111000112.动态锁存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）简单的动态锁存器2022/12/20162.动态锁存器C1C2DQCLKC1C2CLKCLKDQC（2）半静态锁存器QQQQ在动态锁存中引入静态锁存DCLKCLKQ弱反相器实现（强制写入）（控制门可仅用NMOS实现）2022/12/2017（2）半静态锁存器QQQQ在动态锁存中引入静态锁存DCLKCDCLKCLKQ基于传输门MUX的Latch(见书P160)（1）尺寸设计容易（2）晶体管数目多（时钟负载因而功耗大）Q2022/12/2018DCLKCLKQ基于传输门MUX的Latch(见书P160)基于MUX的Latches负电平锁存器(当CLK=0时透明传输)正负电平锁存器(当CLK=1时透明传输)CLK10DQ0CLK1DQ2022/12/2019基于MUX的Latches负电平锁存器正负电平锁存器CLK2022/12/20202022/12/18202022/12/20212022/12/1821DClkQ寄存器（触发器）

在时钟的上升或下降沿锁存数据ClkDQ二、触发器（FlipFlop）/寄存器（Register)2022/12/2022DClkQ寄存器（触发器）ClkDQ二、触发器（Flip1.触发器的建立时间（setuptime)、维持时间（holdtime)和延迟时间tC-QClkDQTsetupTsetup：在时钟沿到来之前数据输入端必须保持稳定的时间ClkDQTholdThold：在时钟沿到来之后数据输入端必须保持稳定的时间2022/12/20231.触发器的建立时间（setuptime)、维持时间（hoClkDQtC-Q延迟时间tC-Q：时钟沿与输出端之间的延迟（clocktoQ）。2022/12/2024ClkDQtC-Q延迟时间tC-Q：时钟沿与输出端之间的延迟2.触发器电路：正负电平灵敏的两个Latch

构成主从（Master-Slave）边沿触发器时钟为高电平时，主Latch维持，QM值保持不变，输出值Q等于时钟上升沿前的输入D的值，效果等同于“正沿触发”2022/12/20252.触发器电路：正负电平灵敏的两个Latch

构成主从（MaQDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmastertransparentslaveholdmasterholdslavetransparent正负电平灵敏的两个Latch

构成主从（Master-Slave）边沿触发器2022/12/2026QDclkQMI1I2I3I4I5I6T2T1T3T4Mas在时钟信号到来之前输入信号必须稳定的时间建立（set-up)时间:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM2022/12/2027在时钟信号到来之前输入信号必须稳定的时间建立（set-up)传输门主从（Master-Slave）边沿触发寄存器的建立时间tsutpd-I1tpd-T1tpd-I3tpd-I2∑tsetup=3*tpd_inv+tpd_t2022/12/2028传输门主从（Master-Slave）边沿触发寄存器的建立建立时间仿真VoltsTime(ns)DclkQQMI2outtsetup=0.21ns动作正常！2022/12/2029建立时间仿真VoltsTime(ns)DclkQQMI2VoltsTime(ns)DclkQQMI2outtsetup=0.20ns数据传输失败！建立时间仿真2022/12/2030VoltsTime(ns)DclkQQMI2outtse在时钟信号到来后，输入信号应该保持的时间维持（hold)时间:tholdtholdThold=0QM的值维持D的值，OKThold<0只要QM的值维持D的值，OK2022/12/2031在时钟信号到来后，输入信号应该保持的时间维持（hold)时间在时钟信号到来之后，输出信号发生变化所需时间传输延迟时间:tc-qVoltstc-q(LH)tc-q(HL)2022/12/2032在时钟信号到来之后，输出信号发生变化所需时间传输延迟时间:t传输门主从（Master-Slave）边沿触发寄存器的传输延迟tc-qtpd-T3tpd-I6∑tc-q=tpd_inv+tpd_t2022/12/2033传输门主从（Master-Slave）边沿触发寄存器的传输3.时钟重叠问题CLKCLKAB(a)电路结构XDQCLKCLK!clkclk理想的时钟!clkclk非理想的时钟时钟倾斜（skew)1-1overlap0-0overlap2022/12/20343.时钟重叠问题CLKCLKAB(a)电路结构XDQCLKDclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）当Clk和!Clk同时为高时，A点同时为D和B点驱动，造成不定状态（2）当Clk和!Clk同时为高一段较长时间时，D可以直接穿通经过主从触发器（3）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错2022/12/2035DclkX!clk!Q!clkQclkBAP1P2P3P4I4.两相时钟Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1mastertransparentslaveholdmasterholdslavetransparent动态存储tnon_overlap2022/12/20364.两相时钟Dclk1Xclk2!Qclk2Qclk1BAP两相时钟发生器clkclk1clk2ABclkBclk1clk2A2022/12/2037两相时钟发生器clkclk1clk2ABclkBclk1cl5.C2MOSRegisterClockedCMOS动态寄存器2022/12/20385.C2MOSRegisterClockedCMOS动态对时钟重叠不敏感M1DQM4M200VDDXM5M8M6VDD(a)(0-0)overlapM3M1DQM21VDDXM71M5M6VDD(b)(1-1)overlap数据D（0）可以传递到X（1），但不会传递到Q数据D（1）可以传递到X（0），但不会传递到Q（但有维持时间要求）!clkclk2022/12/2039对时钟重叠不敏感M1DQM4M200VDDXM5M8M6VDDQClkClk’2022/12/2040DQClkClk’2022/12/18406.脉冲触发（Pulsed)寄存器优点：晶体管数目少，时钟负载小缺点：设计验证复杂常用于高性能处理器中(TSPC)建立时间:0维持时间:脉冲宽度延迟时间:2INV2022/12/20416.脉冲触发（Pulsed)寄存器优点：晶体管数目少，时钟负7.施密特触发器电压传输特性曲线VTC类似于磁滞回线对变化缓慢的输入信号输出信号能快速响应

2022/12/20427.施密特触发器电压传输特性曲线VTC类似于磁滞回线2022一般的反向器tvVM=VDD/2VinVoutVM2022/12/2043一般的反向器tvVM=VDD/2VinVoutVM2022/一般的反向器tvVM=VDD/2VinVoutVM输出信号从高到低翻转的逻辑阈值输出信号从低到高翻转的逻辑阈值2022/12/2044一般的反向器tvVM=VDD/2VinVoutVM输出信号从施密特触发器tvVM＋VinVoutVM+VM－VM-VM+2022/12/2045施密特触发器tvVM＋VinVoutVM+VM－VM-VM+tVINVM+VM-施密特触发器tVOUT2022/12/2046tVINVM+VM-施密特触发器tVOUT2022/12/1施密特触发器可以有效抑制噪声2022/12/2047施密特触发器可以有效抑制噪声2022/12/1847用施密特触发器可以抑制噪声2022/12/2048用施密特触发器可以抑制噪声2022/12/1848CMOSSchmittTrigger反相器的阈值取决于P管和N管的尺寸之比。Vout为0时，相当于M4与M2并联，为1时，相当于M3与M1并联，从而相当于改变了两管尺寸之比。VinM2M1VDDXVoutM4M32022/12/2049CMOSSchmittTrigger反相器的阈值取决于P逻辑阈值与晶体管尺寸的关系1001010.80.911.11.21.31.41.51.61.71.8MV

(V)Wp/Wn0.25um晶体管VDD=2.5vPMOS大NMOS大2022/12/2050逻辑阈值与晶体管尺寸的关系1001010.80.911.11SchmittTriggerVTC2.5VX

(V)VM2VM1Vin

(V)Voltage-transfercharacteristicswithhysteresis.TheeffectofvaryingtheratioofthePMOSdeviceM4.Thewidthisk*0.5m.m2.01.51.00.50.00.00.51.01.52.02.52.5Vx

(V)k

=2k

=3k

=4k

=1Vin

(V)2.01.51.00.50.00.00.51.01.52.02.5VXVinM2M1VDDXVoutM4M30102022/12/2051SchmittTriggerVTC2.5VX(V)VMCMOSSchmittTrigger(2)2022/12/2052CMOSSchmittTrigger(2)2022/1作业：分析下面的电路工作原理，说明电路的作用2022/12/2053作业：2022/12/1853半导体集成电路学校：西安理工大学院系：自动化学院电子工程系专业：电子、微电时间：秋季学期2022/12/2054半导体学校：西安理工大学2022/12/181第9章时序电路（触发器）2022/12/2055第9章时序电路（触发器）2022/12/182内容提要引言锁存器静态锁存器动态锁存器寄存器施密特触发器2022/12/2056内容提要引言2022/12/183组合逻辑OutputsInputs一、引言输出直接与输入的某种逻辑组合相关逻辑电路OutputsInputs输出不仅与当前输入，而且与前一个输出相关存储元件2022/12/2057电子工程系余宁梅组合逻辑OutputsInputs一、引言输出直接与输入对组合逻辑电路组合逻辑对时序逻辑电路时序逻辑保持无条件反映输入信号的变化有条件反映输入信号的变化2022/12/2058对组合逻辑电路组合逻辑对时序逻辑电路时序逻辑保持无条件反映输逻辑运算OutputsInputs数据保持电路时序逻辑电路的构成数据保持电路实现逻辑运算Inputs数据保持电路ClkOutput2022/12/2059逻辑运算OutputsInputs数据保持电路时序逻辑电路的011001×1×数据保持机理静态保持动态保持11×2022/12/2060011001×1×数据保持机理静态保持动态保持11×2022时序逻辑电路的基本单元锁存器

当时钟信号为高（或低）时传输数据。其他时间保持数据DClkQDClkQ寄存器

时钟上升沿或下降沿到来时传输数据。其他情况保持数据ClkClkDDQQ2022/12/2061时序逻辑电路的基本单元锁存器DClkQDClkQ寄存器Clk电平灵敏（LevelSensitive）,不是边沿触发可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一段延迟就会反映在输出端上二、锁存器（Latch）2022/12/2062电平灵敏（LevelSensitive）,不是边沿触发2022/12/20632022/12/18101.静态锁存器基于或非门的SR（set-reset）锁存器(1)SR锁存器2022/12/20641.静态锁存器基于或非门的SR（set-reset）锁存npnRpnpnSp基于或非门的SR（set-reset）锁存器版图见P156QQ2022/12/2065npnRpnpnSp基于或非门的SR（set-reset）基于与非门的SR（set-reset）锁存器SRQQ00111010010111QQ2022/12/2066基于与非门的SR（set-reset）锁存器SRQQ001带时钟控制的SR（set-reset）锁存器SRQQCKSRQQCKCK＝1时SR锁存器工作，CK＝0时输出维持电路图见P158图8.382022/12/2067带时钟控制的SR（set-reset）锁存器SRQQCKS(2)D锁存器QQCKDQDCKQQ×0Q11100011DCKQQCK＝1时D锁存器传输数据，CK＝0时输出维持2022/12/2068(2)D锁存器QQCKDQDCKQQ×0Q111000112.动态锁存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）简单的动态锁存器2022/12/20692.动态锁存器C1C2DQCLKC1C2CLKCLKDQC（2）半静态锁存器QQQQ在动态锁存中引入静态锁存DCLKCLKQ弱反相器实现（强制写入）（控制门可仅用NMOS实现）2022/12/2070（2）半静态锁存器QQQQ在动态锁存中引入静态锁存DCLKCDCLKCLKQ基于传输门MUX的Latch(见书P160)（1）尺寸设计容易（2）晶体管数目多（时钟负载因而功耗大）Q2022/12/2071DCLKCLKQ基于传输门MUX的Latch(见书P160)基于MUX的Latches负电平锁存器(当CLK=0时透明传输)正负电平锁存器(当CLK=1时透明传输)CLK10DQ0CLK1DQ2022/12/2072基于MUX的Latches负电平锁存器正负电平锁存器CLK2022/12/20732022/12/18202022/12/20742022/12/1821DClkQ寄存器（触发器）

在时钟的上升或下降沿锁存数据ClkDQ二、触发器（FlipFlop）/寄存器（Register)2022/12/2075DClkQ寄存器（触发器）ClkDQ二、触发器（Flip1.触发器的建立时间（setuptime)、维持时间（holdtime)和延迟时间tC-QClkDQTsetupTsetup：在时钟沿到来之前数据输入端必须保持稳定的时间ClkDQTholdThold：在时钟沿到来之后数据输入端必须保持稳定的时间2022/12/20761.触发器的建立时间（setuptime)、维持时间（hoClkDQtC-Q延迟时间tC-Q：时钟沿与输出端之间的延迟（clocktoQ）。2022/12/2077ClkDQtC-Q延迟时间tC-Q：时钟沿与输出端之间的延迟2.触发器电路：正负电平灵敏的两个Latch

构成主从（Master-Slave）边沿触发器时钟为高电平时，主Latch维持，QM值保持不变，输出值Q等于时钟上升沿前的输入D的值，效果等同于“正沿触发”2022/12/20782.触发器电路：正负电平灵敏的两个Latch

构成主从（MaQDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmastertransparentslaveholdmasterholdslavetransparent正负电平灵敏的两个Latch

构成主从（Master-Slave）边沿触发器2022/12/2079QDclkQMI1I2I3I4I5I6T2T1T3T4Mas在时钟信号到来之前输入信号必须稳定的时间建立（set-up)时间:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM2022/12/2080在时钟信号到来之前输入信号必须稳定的时间建立（set-up)传输门主从（Master-Slave）边沿触发寄存器的建立时间tsutpd-I1tpd-T1tpd-I3tpd-I2∑tsetup=3*tpd_inv+tpd_t2022/12/2081传输门主从（Master-Slave）边沿触发寄存器的建立建立时间仿真VoltsTime(ns)DclkQQMI2outtsetup=0.21ns动作正常！2022/12/2082建立时间仿真VoltsTime(ns)DclkQQMI2VoltsTime(ns)DclkQQMI2outtsetup=0.20ns数据传输失败！建立时间仿真2022/12/2083VoltsTime(ns)DclkQQMI2outtse在时钟信号到来后，输入信号应该保持的时间维持（hold)时间:tholdtholdThold=0QM的值维持D的值，OKThold<0只要QM的值维持D的值，OK2022/12/2084在时钟信号到来后，输入信号应该保持的时间维持（hold)时间在时钟信号到来之后，输出信号发生变化所需时间传输延迟时间:tc-qVoltstc-q(LH)tc-q(HL)2022/12/2085在时钟信号到来之后，输出信号发生变化所需时间传输延迟时间:t传输门主从（Master-Slave）边沿触发寄存器的传输延迟tc-qtpd-T3tpd-I6∑tc-q=tpd_inv+tpd_t2022/12/2086传输门主从（Master-Slave）边沿触发寄存器的传输3.时钟重叠问题CLKCLKAB(a)电路结构XDQCLKCLK!clkclk理想的时钟!clkclk非理想的时钟时钟倾斜（skew)1-1overlap0-0overlap2022/12/20873.时钟重叠问题CLKCLKAB(a)电路结构XDQCLKDclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）当Clk和!Clk同时为高时，A点同时为D和B点驱动，造成不定状态（2）当Clk和!Clk同时为高一段较长时间时，D可以直接穿通经过主从触发器（3）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错2022/12/2088DclkX!clk!Q!clkQclkBAP1P2P3P4I4.两相时钟Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1mastertransparentslaveholdmasterholdslavetransparent动态存储tnon_overlap2022/12/20894.两相时钟Dclk1Xclk2!Qclk2Qclk1BAP两相时钟发生器clkclk1clk2ABclkBclk1clk2A2022/12/2090两相时钟发生器clkclk1clk2ABclkBclk1cl5.C2MOSRegisterClockedCMOS动态寄存器2022/12/20915.C2MOSRegisterClockedCMOS动态对时钟重叠不敏感M1DQM4M200VDDXM5M8M6VDD(a)(0-0)overlapM3M1DQM21VDDXM71M5M6VDD(b)(1-1)overlap数据D（0）可以传递到X（1），但不会传递到Q数据D（1）可以传递到X（0），但不会传递到Q（但有维持时间要求）!clkclk2022/12/2092对时钟重叠不敏感M1DQM4M200VDDXM5M8M6VDDQClkClk’2022/12/2093DQClkClk’2022/12/18406.脉冲触发（Pulsed)寄存器优点：晶体管数目少，时钟负载小缺点：设计验证复杂常用于高性能处理器中(TSPC)建立时间:0维持时间:脉冲宽度延迟时间:2INV2022/12/20946.脉冲触发（Pulsed)寄存器优点：晶体管数目少，时钟负7.施密特触发器电压传输特性曲线VTC类似于磁滞回线对变化缓慢的输入信号输出信号能快速响应

2022/12/20957.施密特触发器电压传输特性曲线VTC类似于磁滞回线2022一般的反向器tvVM=VDD/2VinVoutVM2022/12/2096一般的反向器tvVM=VDD/2