VHDLl(硬件描述语言)：ModelSim仿真

1基于ModelSim的VHDL仿真2Modelsim简介

Modelsim仿真工具是MentorGraphics公司开发的。它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比Quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。

ModelSim分几种不同的版本：SE、PE和OEM，其中

集成在Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。比如为Altera提供的OEM版本是ModelSim-Altera,为Xilinx提供的版本为ModelSimXE.SE版本为最高级版本,在功能和性能方面比OEM版本强很多,比如仿真速度方面,还支持PC、

UNIX、

LIUNX混合平台.31.Modelsim是专业的HDL语言仿真器,比Quartus自带的仿真器功能强大.2.Quartussimulator不支持Testbench,只支持波形文件.vwfvwf文件全称是矢量波形文件(VectorWaveformFile)，是QuartusII中仿真输入、计算、输出数据的载体。一般设计者建立波形文件时，需要自行建立复位、时钟信号以及控制和输入数据、输出数据信号等。其中工作量最大的就是输入数据的波形录入。比如要仿真仅1KB的串行输入数据量，则手工输入信号的波形要画8000个周期，不仅费时费力而且容易出错。3.新版本QuartusII不再内嵌simulator4使用Modelsim进行仿真Modelsim运行方式有4种:用户图形界面模式交互式命令行模式不显示modelsim的可视化界面,仅通过命令控制台输入的命令完成所有工作Tcl和宏模式编写可执行扩展名为do或者tcl语法文件批处理模式其所有操作都在后台进行，用户看不到modelsim的界面，也不需要交互式输入命令。当工程很大，文件比较多时，用批处理比较方便。直接运行批处理文件,在后台调用modelsim,执行modelsim的脚本文件*.do,完成操作5仿真仿真分为功能仿真,门级仿真,时序仿真功能仿真(前仿真,代码仿真)主旨在于验证电路的功能是否符合设计要求，其特点是不考虑电路门延迟与线延迟，主要是验证电路与理想情况是否一致。可综合FPGA代码是用RTL级代码语言描述的，其输入为RTL级代码与Testbench.在设计的最初阶段发现问题,可节省大量的精力门级仿真和时序列仿真(后仿真)使用综合软件综合后生成的门级网表进行仿真,不加入时延文件的仿真就是门级仿真.可以检验综合后的功能是否满足功能要求,其速度比功能仿真要慢,比时序仿真要快.在门级仿真的基础上加入时延文件(.sdf)的仿真就是时序仿真,比较真实地反映了逻辑的时延与功能.综合考虑电路的路径延迟与门延迟的影响，验证电路能否在一定时序条件下满足设计构想的过程，是否存在时序违规。6功能仿真功能仿真需要的文件1．设计HDL源代码：可以使VHDL语言或Verilog语言。2．测试激励代码：根据设计要求输入/输出的激励程序仿真步骤以10分频器为例1.启动modelsim软件先在工作目录建立文件夹test1，把待仿真文件和测试激励文件拷贝到该文件夹。2.建立工程选择File->New->Project建立新工程.在ProjectName栏中填写项目名字，建议和顶层文件名字一致。ProjectLocation是工作目录，选择刚建立的test1。DdfaultLibraryName可以采用工具默认的work。Workspace窗口的library中就会出现work库.

73.为工程添加文件工程建立后,选择“AddExsitingFile”，将文件加到该Project中。8待仿真模块:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydiv10isport(clk:instd_logic;div:outstd_logic);enddiv10;architecturebehavofdiv10issignaltemp:std_logic:='0';signalcount:std_logic_vector(2downto0):="000";beginprocess(clk)beginif(clk'eventandclk='1')thenif(count="100")thencount<=(others=>'0');temp<=nottemp;elsecount<=count+1;endif;endif;endprocess;div<=temp;endbehav;9仿真激励文件（testbench）:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydiv10_tbisenddiv10_tb;architectureoneofdiv10_tbiscomponentdiv10isport(clk:instd_logic;div:outstd_logic);endcomponent;signalclk:std_logic:='0';signaldiv:std_logic:='0';constantclk_period:time:=20ns;beginu1:div10portmap(clk=>clk,div=>div);processbeginwaitforclk_period/2;clk<='1';waitforclk_period/2;clk<='0';endprocess;end;104.编译文件编译（包括源代码和库文件的编译）。编译可点击CompileCompileAll来完成。

5.装载文件(1)双击library中work中的div10_tb，或右键点击library中的div10_tb，选择simulate->startsimulation116.待仿真对象加入波形图在“Objects”框右键，选择addTowave->Allitemsindesign把待仿真对象加入到波形图。128.退出仿真在仿真调试完成后退出仿真,在菜单中选择simulateendsimulation7.运行仿真在工具栏点击RUNALL图标13关于Testbench：可以在modelsim内直接编写TestbenchModelsim提供了很多Testbench模板，我们直接拿过来用可以减少工作量。（1）File->New->Source-VHDL新建一个vhd文档，在文档空白处右键->选择“ShowLanguageTemplates”，可发现在文档编辑窗口左边出现了一个LanguageTemplates窗口：14双击CreatTestbench会出现一个创建测试激励文件的向导，选择“Work”工作库下的待仿真文件，点Next可以指定Testbench的名称以及要编译到的库等，此处我们使用默认设置直接点Finish。这时在Testbench内会出现对目标文件的各个端口的定义还有调用函数。设计者可以自己往生成的Testbench内添加其它内容，然后保存为.vhd格式即可。15modelsim自带的教程是一个很好的选择，在Help->SEPDFDocumentation->Tutorial里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。16附：Modelsim的安装

同许多其他软件一样，ModelsimSE同样需要合法的License。⑴解压安装工具包开始安装，安装时选择Fullproduct安装。安装目录避免中文字符。(2)当出现InstallHardwareSecurityKeyDriver时选择否。当出现AddModelsimToPath选择是。出现Modelsim