微电子学概论第七课课件

微电子学概论第七课CMOS大规模集成工艺微电子学概论第七课CMOS大规模集成工艺1CMOS大规模集成工艺单项工艺整合工艺CMOS大规模集成工艺单项工艺2单项工艺光刻技术刻蚀技术薄膜技术离子注入扩散技术平坦化技术单项工艺光刻技术刻蚀技术薄膜技术离子注入扩散技术平坦化技术3光刻技术(Photolithography)三大要素光源透镜组掩膜版将设计好的图形转移到光刻胶上的工艺。光源透镜组掩膜版硅片光刻技术(Photolithography)三大要素将设计好4光刻工艺流程正胶曝光区域容易被显影液溶解掉负胶未曝光区很容易被显影液溶解掉掩膜版光敏材料-光刻胶衬底甩胶曝光显影光源光刻工艺流程正胶曝光区域容易被显影液溶解掉负胶未曝光区很容易5Typeoflithography接触式1:1

反射式(EUV)Typeoflithography接触式

反射式6光源(source)从可见光(visible)到紫外线(UV)1018Hz1017Hz1016Hz1015Hz1014Hz1013Hz1012Hz1011Hz1010HzX光紫外线可见光红外线THz空隙微波g-linei-lineKrFArFF2EUV光源(source)从可见光(visible)到紫外线(UV7掩膜版(mask)电路设计图在物理介质上的实现首先将电路设计转换为版图然后将版图复制到玻璃板上掩膜版(mask)电路设计图在物理介质上的实现8光刻技术的性能指标分辨率(resolution)最小的线宽(width)和线间距(pitch)一般用halfpitch来定义光刻的分辨率大小对准精度(overlay)前后两次光刻图形对准的精度一般是分辨率的1/3产出率(throughput)单位时间内完成曝光的片数ArF+双重成像技术的产出率为50x12寸晶圆/小时光刻技术的性能指标分辨率(resolution)9什么是Pitch?集成电路中最小的特征尺寸以间距最小的线条中心距为pitchpitchHalfpitch一般是光刻机所能形成的最小线宽Wmin什么是Pitch?集成电路中最小的特征尺寸pitchHalf10影响Wmin的因素Wmin=K1λ/NANA:数值孔径NumericalApertureλ:波长K1:工艺参数NA的特征值：0.16~0.8K1的特征值：0.75为了提高分辨率，可以增加NA或者减小λ。增加NA的办法是采用浸润式物镜，即增加物镜和衬底之间的介质折射率。影响Wmin的因素Wmin=K1λ/NANA:数值孔径NA11数值孔径(NA)与景深(DOF)DOF(Depthoffocus):

移动硅片仍然可以获得聚焦的距离。增加NA虽然可以改善分辨率，但是会破坏DOF

较小的数值孔径可以得到较大的景深较大的数值孔径导致较小的景深DOFABB面上将发生失焦AABA,B可以同时聚焦高分辨率光刻技术通常需要非常平坦的平面进行图形转移!数值孔径(NA)与景深(DOF)DOF(Depthoff12原始版图偏离对准标记overlay对准误差对准对准误差的容限一般是最小线宽的1/3。原始版图偏离对准标记overlay对准误差对准对准误差的容限13设计规则(DesignRule)由于光刻有最小线宽和对准精度的要求，因此在设计版图时，图形的大小、形状、距离等需要加以限制，称之为设计规则(DR)。设计规则(DesignRule)由于光刻有最小线宽和对准精14光刻技术的发展趋势Source:IEDM2009shortcourse光刻技术的发展趋势Source:IEDM2009sho15光学光刻技术的挑战光源的波长限制特征尺寸小于22纳米以后，需要EUV光源邻近效应的影响线条边缘粗糙图形扭曲---所见非所得产出率不足光学光刻技术的挑战光源的波长限制16分辨率增强技术双重曝光技术(doublepatterning)：将需要光刻的图形分解为两个套嵌的图形，各自的最小线宽均为原来的一倍，这样可以在不改变波长的情况下提升光刻的分辨率。分辨率增强技术双重曝光技术(doublepatternin17光学临近修正技术(OPC)当两个图形十分靠近时，由于衍射和干涉等临近效应使得图形发生畸变。为了使光刻工艺后的图形与设计图形一致，需要对掩膜版上的图形进行修正。即掩膜版上的图形并非所见即所得。光学临近修正技术(OPC)当两个图形十分靠近时，由于衍射和干18下一代光刻技术(NGL)电子束纳米印刷自组装下一代光刻技术(NGL)电子束纳米印刷自组装19刻蚀(Etching)Wetetching:利用液态化学试剂或溶液通过化学反应进行腐蚀的方法；Dryetching:利用低压放电产生的等离子体中的离子或游离基与材料发生化学反应或者通过轰击等物理作用达到刻蚀目的。各向同性：腐蚀速度和方向无关各向异性：腐蚀速度和方向有关将掩膜上的图形转移到其他材料上的工艺。刻蚀(Etching)Wetetching:利用液态化20湿法刻蚀Advantages:选择性好，重复性好，生产效率高，设备简单，成本低Disadvantages:图形控制性差，各向同性一般用于大尺寸图形制备、整体去除工艺以及表面清洗湿法刻蚀Advantages:选择性好，重复性好，生产效率高21干法刻蚀Advantages:图形保持性好，各向异性，适合精细线条加工Disadvantages:对表面损伤，选择性较差，图形依赖性一般用于精细图形的转移、部分去除等工艺。+++++--------------电场加速离子化学刻蚀效果：离子与目标材料原子结合，成为挥发性气体被排出物理轰击导致目标材料原子离开原位可能导致掩膜材料损失-选择性干法刻蚀Advantages:图形保持性好，各向异性，适合22各向同性与各向异性硬掩膜(二氧化硅或者氮化硅)被刻蚀材料各向异性刻蚀各向同性刻蚀刻蚀工艺中总存在着各向同性和各向异性的成分。湿法腐蚀中各向同性占主导，而干法刻蚀中各向异性占主导。各向同性与各向异性硬掩膜(二氧化硅或者氮化硅)被刻蚀材料各向23利用各向异性形成的独特形貌在已经刻蚀好的台面上淀积一层二氧化硅或其他绝缘体，利用干法刻蚀的各向异性可以形成附着在侧墙上的保护层，称之为侧墙结构(sidewall)。侧墙结构在离子注入时可以起到保护台面的角部和平移注入点的作用。TMAH(100)晶面(111)晶面利用TMAH（氨水+双氧水）对硅的不同方向上的腐蚀速率的差异可以形成类似六边形的结构以及金字塔结构。利用各向异性形成的独特形貌在已经刻蚀好的台面上淀积一层二氧化24干法刻蚀的种类溅射与离子束铣蚀(SputteringandIonBeamMilling)通过高能惰性气体离子的物理轰击作用进行刻蚀，基本没有选择性，各向异性好等离子体刻蚀(PlasmaEtching)利用低压放电产生的等离子体与材料发生化学反应，产生挥发性副产物，从而实现刻蚀。选择性好，衬底损伤小，各向异性差反应离子刻蚀(ReactiveIonEtching)通过活性离子对衬底进行物理轰击和化学反应的双重作用进行刻蚀的方法选择性好，各向异性好VLSI的主流刻蚀技术干法刻蚀的种类溅射与离子束铣蚀(Sputteringand25淀积(Deposition)淀积物质在腔体中反应生成并覆盖在衬底上形成膜，一般用来淀积化合物(SiO2,Si3N4,etc)化学气相淀积(ChemicalVaporDeposition,CVD)常压化学气相淀积(APCVD)低压化学气相淀积(LPCVD)等离子体增强气相淀积(PECVD)原子层淀积(ALD)淀积物质来自靶材料，不在腔体中发生反应，一般用来淀积单质金属(W,Mo,Al,etc)物理气相淀积(physicalvapordeposition,PVD)电子束蒸发(evaporation)溅射(sputtering)将其他材料通过化学和物理的方法沉积到衬底淀积(Deposition)淀积物质在腔体中反应生成并覆盖在26CVD的基本原理源气体气体相变与成核输运到硅片表面电场输运扩散热迁移布朗运动载气输运表面扩散表面反应吸收的源分子再离解吸收CVD的基本原理源气体气体相变与成核输运到硅片表面表面扩散表27简单地理解CVD简单地理解CVD28PVD的基本原理蒸发或者溅射覆盖PVD的基本原理蒸发或者溅射覆盖29淀积工艺的台阶覆盖率ttoptsidewallSC=tsidewall/ttop<=1LPCVD,ALDPECVD,PVD淀积工艺的台阶覆盖率ttoptsidewallSC=ts30离子注入高能离子通过碰撞使得衬底晶格发生位移同时自身进入晶格的过程称为离子注入。离子注入是向半导体衬底里引入特定杂质的最有效手段。利用光刻胶或者硬掩膜的阻挡作用，可以在半导体衬底上某些特定区域引入杂质，从而实现器件的电学性能。离子注入引入的离子在电学上是非活性的。离子注入同时引起衬底损伤。将杂质利用物理的方法引入到衬底晶格里离子注入高能离子通过碰撞使得衬底晶格发生位移同时自身进入晶格31离子注入装置1.离子源和发射装置(类似溅射)2.离子束引出装置3.离子束质量选择只有合适的离子可以通过4.离子束加速5.离子束偏转和扫描离子注入装置1.离子源和发射装置(类似溅射)2.离子束引32离子注入的典型分布典型的离子注入分布：高斯分布离子注入的典型分布典型的离子注入分布：高斯分布33器件中的离子注入作用ionsourcedrain通常利用离子注入形成器件中的各种PN结，比如MOSFET中的源和漏与体区之间的PN结，或者双极晶体管的集电区和基区之间的PN结现代集成电路制造技术要求离子注入深度很浅，同时引起的衬底损伤较少。器件中的离子注入作用ionsourcedrain通常利用离子34扩散的形式一-退火退火(Annealing)：通过加热将离子注入的原子变成电学激活的状态，同时修复晶格中的损伤。IonimplantationannealingActivateddopant:PNdiode,source,drain…在热的作用下使得杂质在衬底中发生移动和化学反应。扩散的形式一-退火退火(Annealing)：通过加热将离子35扩散的形式二-氧化氧化:氧原子在衬底扩散同时与硅原子发生反应生成SiO2的过程。氧化剂在已生成氧化层中的扩散生成新的氧化层扩散的形式二-氧化氧化:氧原子在衬底扩散同时与硅原子发生反36扩散的形式三-掺杂源(可能为固体、液体和气体)载气石英扩散管硅片尾气扩散的形式三-掺杂源(可能为固体、液体和气体)载气石英扩散管37扩散的不同形式比较形式扩散物质效果退火离子注入的杂质杂质原子激活同时修复晶格损伤氧化氧气形成二氧化硅杂质输运从源蒸发的杂质原子形成掺杂区扩散的不同形式比较形式扩散物质效果退火离子注入的杂质杂质原子38平坦化(ChemicalMechanicalPolish)为什么需要平坦化(CMP)改善光刻的DOF影响为下一次淀积薄膜提供良好的表面一些特殊的三维工艺需求利用化学和机械的办法去除起伏不平的表面，形成光滑的表面。Litho.onroughsurfacefocusedOutoffocus平坦化(ChemicalMechanicalPolish39平坦化的基本原理pressurepadwaferslurry平坦化的基本原理pressurepadwaferslurry40平坦化的主要用途-金属线的形成大部分金属的刻蚀由于对等离子体存在排斥作用，因而不能用干法刻蚀的方法进行，而只能采用平坦化技术。金属淀积在开好的槽内利用CMP将多余的金属去掉平坦化的主要用途-金属线的形成大部分金属的刻蚀由于对等离子体41单项工艺的小结ProcessApplicationLithography将图形从版图上转移到光刻胶上Etching在衬底上形成需要的图形Deposition在衬底上沉积需要的绝缘、半导体以及导体材料Implantation将杂质引入到衬底中Diffusion将杂质激活并修复衬底损伤对衬底进行氧化将杂质引入到衬底中CMP形成平坦的表面，以改善光刻、淀积工艺形成特殊的结构，比如金属互连线单项工艺的小结ProcessApplicationLitho42CMOS大规模集成工艺单项工艺整合工艺CMOS大规模集成工艺单项工艺43Integration(整合)杂乱无章的堆放不能形成功能规则有序的堆砌可以形成砖墙整合UnitprocessDeviceIntegration(整合)杂乱无章的堆放不能形成功能规44工艺整合的方法BottomupTopdown工艺整合的方法BottomupTopdown45自顶向下CMOS集成工艺LayoutCrossSection自顶向下CMOS集成工艺LayoutCross46模块化工艺模块是执行基本功能的最小的工艺集合STI隔离相邻的器件和电路模块Gate栅电极的形成工艺S/D形成源和漏的PN结Contact将MOSFET的控制端引出Metal将器件连接起来形成电路模块化工艺模块是执行基本功能的最小的工艺集合STI隔离相邻的47器件器件是模块的最简单组合。GateSTIS/DContactMetal器件器件是模块的最简单组合。GateSTIS/DContac48CMOS工艺流程STIGateS/DContactMetal1Metal2~nPackagingTestFEOLBEOLCMOS工艺流程STIGateS/DContactMetal49STI工艺a)Padoxide&Nitridedepositionb)STIpatterningc)Trenchetchingd)Oxidefillinge)OxideCMPf)NitridestripDepositionLithographyDryEtchingDepositionCMPWetEtchingSTI工艺a)Padoxide&Nitridede50栅电极工艺(Gate)a)Pre-cleanb)Gateoxide&gatedepositionc)Gatepatterningd)GateetchingetchingDepositionLithographyetching栅电极工艺(Gate)a)Pre-cleanb)Gate51源漏工艺(S/D)a)PMOSopenb)PMOSS/Dimplantationc)NMOSopenandS/Dimplantationd)AnnealinglithographyIonimplantationIonimplantationdiffusion源漏工艺(S/D)a)PMOSopenb)PMOSS52接触工艺(Contact)a)Interlayeroxidedepositionb)OxideCMPc)Contactpatterningd)Contactetchinge)Contactmetalfillingf)metalCMPdepositionCMPLithographyLithographyPVDCMP接触工艺(Contact)a)Interlayeroxi53金属连线工艺(Metal)a)Postmetaldielectricdepositionb)Metallithographyc)Metaltrenchetchingd)Metaldepositione)MetalCMPf)ViaandothermetallayerformationdepositionlithographyetchingPVDCMP金属连线工艺(Metal)a)Postmetaldie54封装(Package)封装(Package)55总结单项工艺主要分为光刻、刻蚀、淀积、注入、扩散和平坦化几种。光刻技术的分辨率取决于所用光源的波长。器件整合工艺分为自顶向下和自底向上两种方法。能够执行一定功能的最小工艺集合称为模块。器件是能够执行一定电路功能的最小模块集合。现代CMOS集成工艺主要模块有STI，Gate，S/D，Contact，Metal等。根据在流程中的位置，可分为前端工艺和后端工艺。总结单项工艺主要分为光刻、刻蚀、淀积、注入、扩散和平坦化几种56作业某个光刻机采用的光源波长为248nm，其K1系数为0.35，NA为0.6，能否光刻出如下图形？为什么？145nm120nm作业某个光刻机采用的光源波长为248nm，其K1系数为0.357作业2已知某个实验室的光刻最小线宽为100nm，但是需要在硅衬底上刻蚀出宽度为30nm的线条。已知该实验室具有以下工艺能力二氧化硅、氮化硅、多晶硅的干法刻蚀能力，各向异性好，能够形成完全垂直的线条；二氧化硅、氮化硅、多晶硅的湿法腐蚀能力，相对之间的选择比很高；（选择比：腐蚀A物质时对B物质的腐蚀能力。选择比高意味着腐蚀A时对B完全没有腐蚀作用。）二氧化硅、氮化硅、多晶硅的超薄膜淀积能力。其中二氧化硅能够淀积最薄50nm，氮化硅最薄20nm，多晶硅最薄100nm，各材料的台阶覆盖率都为1请设计出一种工艺方法，能够在硅衬底上形成宽度为30纳米的硅线条。作业2已知某个实验室的光刻最小线宽为100nm，但是需要在硅58微电子学概论第七课CMOS大规模集成工艺微电子学概论第七课CMOS大规模集成工艺59CMOS大规模集成工艺单项工艺整合工艺CMOS大规模集成工艺单项工艺60单项工艺光刻技术刻蚀技术薄膜技术离子注入扩散技术平坦化技术单项工艺光刻技术刻蚀技术薄膜技术离子注入扩散技术平坦化技术61光刻技术(Photolithography)三大要素光源透镜组掩膜版将设计好的图形转移到光刻胶上的工艺。光源透镜组掩膜版硅片光刻技术(Photolithography)三大要素将设计好62光刻工艺流程正胶曝光区域容易被显影液溶解掉负胶未曝光区很容易被显影液溶解掉掩膜版光敏材料-光刻胶衬底甩胶曝光显影光源光刻工艺流程正胶曝光区域容易被显影液溶解掉负胶未曝光区很容易63Typeoflithography接触式1:1

反射式(EUV)Typeoflithography接触式

反射式64光源(source)从可见光(visible)到紫外线(UV)1018Hz1017Hz1016Hz1015Hz1014Hz1013Hz1012Hz1011Hz1010HzX光紫外线可见光红外线THz空隙微波g-linei-lineKrFArFF2EUV光源(source)从可见光(visible)到紫外线(UV65掩膜版(mask)电路设计图在物理介质上的实现首先将电路设计转换为版图然后将版图复制到玻璃板上掩膜版(mask)电路设计图在物理介质上的实现66光刻技术的性能指标分辨率(resolution)最小的线宽(width)和线间距(pitch)一般用halfpitch来定义光刻的分辨率大小对准精度(overlay)前后两次光刻图形对准的精度一般是分辨率的1/3产出率(throughput)单位时间内完成曝光的片数ArF+双重成像技术的产出率为50x12寸晶圆/小时光刻技术的性能指标分辨率(resolution)67什么是Pitch?集成电路中最小的特征尺寸以间距最小的线条中心距为pitchpitchHalfpitch一般是光刻机所能形成的最小线宽Wmin什么是Pitch?集成电路中最小的特征尺寸pitchHalf68影响Wmin的因素Wmin=K1λ/NANA:数值孔径NumericalApertureλ:波长K1:工艺参数NA的特征值：0.16~0.8K1的特征值：0.75为了提高分辨率，可以增加NA或者减小λ。增加NA的办法是采用浸润式物镜，即增加物镜和衬底之间的介质折射率。影响Wmin的因素Wmin=K1λ/NANA:数值孔径NA69数值孔径(NA)与景深(DOF)DOF(Depthoffocus):

移动硅片仍然可以获得聚焦的距离。增加NA虽然可以改善分辨率，但是会破坏DOF

较小的数值孔径可以得到较大的景深较大的数值孔径导致较小的景深DOFABB面上将发生失焦AABA,B可以同时聚焦高分辨率光刻技术通常需要非常平坦的平面进行图形转移!数值孔径(NA)与景深(DOF)DOF(Depthoff70原始版图偏离对准标记overlay对准误差对准对准误差的容限一般是最小线宽的1/3。原始版图偏离对准标记overlay对准误差对准对准误差的容限71设计规则(DesignRule)由于光刻有最小线宽和对准精度的要求，因此在设计版图时，图形的大小、形状、距离等需要加以限制，称之为设计规则(DR)。设计规则(DesignRule)由于光刻有最小线宽和对准精72光刻技术的发展趋势Source:IEDM2009shortcourse光刻技术的发展趋势Source:IEDM2009sho73光学光刻技术的挑战光源的波长限制特征尺寸小于22纳米以后，需要EUV光源邻近效应的影响线条边缘粗糙图形扭曲---所见非所得产出率不足光学光刻技术的挑战光源的波长限制74分辨率增强技术双重曝光技术(doublepatterning)：将需要光刻的图形分解为两个套嵌的图形，各自的最小线宽均为原来的一倍，这样可以在不改变波长的情况下提升光刻的分辨率。分辨率增强技术双重曝光技术(doublepatternin75光学临近修正技术(OPC)当两个图形十分靠近时，由于衍射和干涉等临近效应使得图形发生畸变。为了使光刻工艺后的图形与设计图形一致，需要对掩膜版上的图形进行修正。即掩膜版上的图形并非所见即所得。光学临近修正技术(OPC)当两个图形十分靠近时，由于衍射和干76下一代光刻技术(NGL)电子束纳米印刷自组装下一代光刻技术(NGL)电子束纳米印刷自组装77刻蚀(Etching)Wetetching:利用液态化学试剂或溶液通过化学反应进行腐蚀的方法；Dryetching:利用低压放电产生的等离子体中的离子或游离基与材料发生化学反应或者通过轰击等物理作用达到刻蚀目的。各向同性：腐蚀速度和方向无关各向异性：腐蚀速度和方向有关将掩膜上的图形转移到其他材料上的工艺。刻蚀(Etching)Wetetching:利用液态化78湿法刻蚀Advantages:选择性好，重复性好，生产效率高，设备简单，成本低Disadvantages:图形控制性差，各向同性一般用于大尺寸图形制备、整体去除工艺以及表面清洗湿法刻蚀Advantages:选择性好，重复性好，生产效率高79干法刻蚀Advantages:图形保持性好，各向异性，适合精细线条加工Disadvantages:对表面损伤，选择性较差，图形依赖性一般用于精细图形的转移、部分去除等工艺。+++++--------------电场加速离子化学刻蚀效果：离子与目标材料原子结合，成为挥发性气体被排出物理轰击导致目标材料原子离开原位可能导致掩膜材料损失-选择性干法刻蚀Advantages:图形保持性好，各向异性，适合80各向同性与各向异性硬掩膜(二氧化硅或者氮化硅)被刻蚀材料各向异性刻蚀各向同性刻蚀刻蚀工艺中总存在着各向同性和各向异性的成分。湿法腐蚀中各向同性占主导，而干法刻蚀中各向异性占主导。各向同性与各向异性硬掩膜(二氧化硅或者氮化硅)被刻蚀材料各向81利用各向异性形成的独特形貌在已经刻蚀好的台面上淀积一层二氧化硅或其他绝缘体，利用干法刻蚀的各向异性可以形成附着在侧墙上的保护层，称之为侧墙结构(sidewall)。侧墙结构在离子注入时可以起到保护台面的角部和平移注入点的作用。TMAH(100)晶面(111)晶面利用TMAH（氨水+双氧水）对硅的不同方向上的腐蚀速率的差异可以形成类似六边形的结构以及金字塔结构。利用各向异性形成的独特形貌在已经刻蚀好的台面上淀积一层二氧化82干法刻蚀的种类溅射与离子束铣蚀(SputteringandIonBeamMilling)通过高能惰性气体离子的物理轰击作用进行刻蚀，基本没有选择性，各向异性好等离子体刻蚀(PlasmaEtching)利用低压放电产生的等离子体与材料发生化学反应，产生挥发性副产物，从而实现刻蚀。选择性好，衬底损伤小，各向异性差反应离子刻蚀(ReactiveIonEtching)通过活性离子对衬底进行物理轰击和化学反应的双重作用进行刻蚀的方法选择性好，各向异性好VLSI的主流刻蚀技术干法刻蚀的种类溅射与离子束铣蚀(Sputteringand83淀积(Deposition)淀积物质在腔体中反应生成并覆盖在衬底上形成膜，一般用来淀积化合物(SiO2,Si3N4,etc)化学气相淀积(ChemicalVaporDeposition,CVD)常压化学气相淀积(APCVD)低压化学气相淀积(LPCVD)等离子体增强气相淀积(PECVD)原子层淀积(ALD)淀积物质来自靶材料，不在腔体中发生反应，一般用来淀积单质金属(W,Mo,Al,etc)物理气相淀积(physicalvapordeposition,PVD)电子束蒸发(evaporation)溅射(sputtering)将其他材料通过化学和物理的方法沉积到衬底淀积(Deposition)淀积物质在腔体中反应生成并覆盖在84CVD的基本原理源气体气体相变与成核输运到硅片表面电场输运扩散热迁移布朗运动载气输运表面扩散表面反应吸收的源分子再离解吸收CVD的基本原理源气体气体相变与成核输运到硅片表面表面扩散表85简单地理解CVD简单地理解CVD86PVD的基本原理蒸发或者溅射覆盖PVD的基本原理蒸发或者溅射覆盖87淀积工艺的台阶覆盖率ttoptsidewallSC=tsidewall/ttop<=1LPCVD,ALDPECVD,PVD淀积工艺的台阶覆盖率ttoptsidewallSC=ts88离子注入高能离子通过碰撞使得衬底晶格发生位移同时自身进入晶格的过程称为离子注入。离子注入是向半导体衬底里引入特定杂质的最有效手段。利用光刻胶或者硬掩膜的阻挡作用，可以在半导体衬底上某些特定区域引入杂质，从而实现器件的电学性能。离子注入引入的离子在电学上是非活性的。离子注入同时引起衬底损伤。将杂质利用物理的方法引入到衬底晶格里离子注入高能离子通过碰撞使得衬底晶格发生位移同时自身进入晶格89离子注入装置1.离子源和发射装置(类似溅射)2.离子束引出装置3.离子束质量选择只有合适的离子可以通过4.离子束加速5.离子束偏转和扫描离子注入装置1.离子源和发射装置(类似溅射)2.离子束引90离子注入的典型分布典型的离子注入分布：高斯分布离子注入的典型分布典型的离子注入分布：高斯分布91器件中的离子注入作用ionsourcedrain通常利用离子注入形成器件中的各种PN结，比如MOSFET中的源和漏与体区之间的PN结，或者双极晶体管的集电区和基区之间的PN结现代集成电路制造技术要求离子注入深度很浅，同时引起的衬底损伤较少。器件中的离子注入作用ionsourcedrain通常利用离子92扩散的形式一-退火退火(Annealing)：通过加热将离子注入的原子变成电学激活的状态，同时修复晶格中的损伤。IonimplantationannealingActivateddopant:PNdiode,source,drain…在热的作用下使得杂质在衬底中发生移动和化学反应。扩散的形式一-退火退火(Annealing)：通过加热将离子93扩散的形式二-氧化氧化:氧原子在衬底扩散同时与硅原子发生反应生成SiO2的过程。氧化剂在已生成氧化层中的扩散生成新的氧化层扩散的形式二-氧化氧化:氧原子在衬底扩散同时与硅原子发生反94扩散的形式三-掺杂源(可能为固体、液体和气体)载气石英扩散管硅片尾气扩散的形式三-掺杂源(可能为固体、液体和气体)载气石英扩散管95扩散的不同形式比较形式扩散物质效果退火离子注入的杂质杂质原子激活同时修复晶格损伤氧化氧气形成二氧化硅杂质输运从源蒸发的杂质原子形成掺杂区扩散的不同形式比较形式扩散物质效果退火离子注入的杂质杂质原子96平坦化(ChemicalMechanicalPolish)为什么需要平坦化(CMP)改善光刻的DOF影响为下一次淀积薄膜提供良好的表面一些特殊的三维工艺需求利用化学和机械的办法去除起伏不平的表面，形成光滑的表面。Litho.onroughsurfacefocusedOutoffocus平坦化(ChemicalMechanicalPolish97平坦化的基本原理pressurepadwaferslurry平坦化的基本原理pressurepadwaferslurry98平坦化的主要用途-金属线的形成大部分金属的刻蚀由于对等离子体存在排斥作用，因而不能用干法刻蚀的方法进行，而只能采用平坦化技术。金属淀积在开好的槽内利用CMP将多余的金属去掉平坦化的主要用途-金属线的形成大部分金属的刻蚀由于对等离子体99单项工艺的小结ProcessApplicationLithography将图形从版图上转移到光刻胶上Etching在衬底上形成需要的图形Deposition在衬底上沉积需要的绝缘、半导体以及导体材料Implantation将杂质引入到衬底中Diffusion将杂质激活并修复衬底损伤对衬底进行氧化将杂质引入到衬底中CMP形成平坦的表面，以改善光刻、淀积工艺形成特殊的结构，比如金属互连线单项工艺的小结ProcessApplicationLitho100CMOS大规模集成工艺单项工艺整合工艺CMOS大规模集成工艺单项工艺101Integration(整合)杂乱无章的堆放不能形成功能规则有序的堆砌可以形成砖墙整合UnitprocessDeviceIntegration(整合)杂乱无章的堆放不能形成功能规102工艺整合的方法BottomupTopdown工艺整合的方法BottomupTopdown103自顶向下CMOS集成工艺LayoutCrossSection自顶向下CMOS集成工艺LayoutCross104模块化工艺模块是执行基本功能的最小的工艺集合STI隔离相邻的器件和电路模块Gate栅电极的形成工艺S/D形成源和漏的PN结Contact将MOSFET的控制端引出Metal将器件连接起来形成电路模块化工艺模块是执行基本功能的最小的工艺集合STI隔离相邻的105器件器件是模块的最简单组合。GateSTIS/DContactMetal器件器件是模块的最简单组合。GateSTIS/DContac106CMOS工艺流程STIGateS/DContactMetal1Metal2~nPackagingTestFEOLBEOLCMOS工艺流程STIGateS/DContactMetal107STI工艺a)Padoxide&Nitridedepositionb)STIpatterningc)Trenchetchingd)Oxidefillinge)OxideCMPf)NitridestripDepositionLithographyDryEt