FPGA 的解串器参考设计与实现

1、【Word版本下载可任意编辑】 FPGA 的解串器参考设计与实现 日前，*仪器 （TI） 与可编程逻辑解决方案的供给商赛灵思公司 （Xilinx） 联合宣布推出基于 FPGA 的解串器参考设计，该设计由 TI 与 Xilinx 联合开发而成。这款全新的参考设计能够对 TI ADS527x 模数转换器 （ADC） 系列的码流开展解串，其附带的应用手册可为设计人员介绍一种快速而简便的解决方案。ADC，Analog-to-Digital Converter的缩写，指模/数转换器或者模拟/数字转换器。真实世界的模拟信号，例如温度、压力、声音或者图像等，需要转换成更容易储存、处理和发射的数字形式。模/数

2、转换器可以实现这个功能，在各种不同的产品中都可以找到它的身影。 如今，系统设计人员能够高效利用 FPGA 的串行/并行处理能力以及软件可编程性，加速专用的高性能处理功能的操作进程。目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上开展测试，是现代IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比方AND、OR、XOR、NOT）或者更复杂一些的组合功能比方解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。对于超声波、仪表

3、以及无线通信等多通道应用而言，拥有更高总体系统性能的能力尤为重要。FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比方可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。 高性能LVDS接口 LVDS技术拥有330mV的低压差分信号（250mVMINand450mVMAX）和快速过渡时间。这可以让产品到

4、达自100Mbps至超过1Gbps的高数据速率。此外，这种低压摆幅可以降低功耗消散，同时具备差分传输的优点。 LVDS技术用于简单的线路驱动器和接收器物理层器件以及比较复杂的接口通信芯片组。通道链路芯片组多路复用和解多路复用慢速TTL信号线路以提供窄式高速低功耗LVDS接口。这些芯片组可以大幅节省系统的电缆和连接器成本，并且可以减少连接器所占面积所需的物理空间。LVDS解决方案为设计人员解决高速I/O接口问题提供了新选择。LVDS为当今和未来的高带宽数据传输应用提供毫瓦每千兆位的方案。 更先进的总线LVDS（BLVDS）是在LVDS根底上面发展起来的，总线LVDS（BLVDS）是基于LVDS技

5、术的总线接口电路的一个新系列，专门用于实现多点电缆或背板应用。它不同于标准的LVDS，提供增强的驱动电流，以处理多点应用中所需的双重传输。BLVDS具备大约250mV的低压差分信号以及快速的过渡时间。这可以让产品到达自100Mbps至超过1Gbps的高数据传输速率。此外，低电压摆幅可以降低功耗和噪声至化。差分数据传输配置提供有源总线的+/-1V共模范围和热插拔器件。 该解串器参考设计可同时承受多达 8 个通道，并且能提供自动的通道校正与时钟调整功能。每个 ADC 输出均可通过单独的 LVDS 双串行开展串行化与传输。另外，该解串器参考设计还可提供独立的帧时钟与串行数据时钟，开展轻松解串。 串行LVDS接口格式为系统制造商提供了几种显而易见的优势。同时，ADC 与 FPGA 上较少