ilinFPGA编程技巧常用时序约束详解

1、XilinxFPGA编程技巧之常用时序拘束详解基本的拘束方法为了保证成功的设计，全部路径的时序要求一定能够让履行工具获得。最广泛的三种路径为：.输入路径（InputPath），使用输入拘束.存放器到存放器路径（Register-to-RegisterPath），使用周期拘束.输出路径（OutputPath），使用输出拘束.详细的异样路径（Pathspecificexceptions），使用虚假路径、多周期路径拘束1.1.输入拘束InputConstraintOFFSETIN拘束限制了输入数据和输入时钟边缘的关系。在系统同步接口中，同一个系统时钟既传输数据也获得数据。考虑到板子路径延时和时钟颤动

2、，接口的操作频次不可以太高。1-1简化的系统同步输入SDR接口电路图1-2SDR系统同步输入时序上述时序的拘束可写为：NETSysClkTNM_NET=SysClk;TIMESPECTS_SysClk=PERIODSysClk5nsHIGH50%;OFFSET=IN5nsVALID5nsBEFORESysClk;在源同步接口中，时钟是在源设施中和数据一同产生并传输。1-3简化的源同步输入DDR接口电路1-4DDR源同步输入时序上图的时序拘束可写为：NETSysClkTNM_NET=SysClk;TIMESPECTS_SysClk=PERIODSysClk5nsHIGH50%;OFFSET=IN

3、1.25nsVALID2.5nsBEFORESysClkRISING;OFFSET=IN1.25nsVALID2.5nsBEFORESysClkFALLING;1.2.存放器到存放器拘束Register-to-RegisterConstraint存放器到存放器拘束常常指的是周期拘束，周期拘束的覆盖范围包含：.覆盖了时钟域的时序要求.覆盖了同步数据在内部存放器之间的传输.剖析一个独自的时钟域内的路径.剖析有关时钟域间的全部路径.考虑不一样时钟域间的全部频次、相位、不确立性差别使用这一类时钟IPCore，只要指定它们的输入时钟拘束，器件将自动的依据用户生成IPCore时指定的参数拘束有关输出，不需

4、用户手动干涉。1-5输入到DCM的时钟拘束上图的时序拘束可写为：NET“ClkIn”TNM_NET=“ClkIn”;TIMESPEC“TS_ClkIn”=PERIOD“ClkIn”5nsHIGH50%;在某些状况下，工具其实不可以自动确立同步的时钟域之间的时钟时序关系，这个时候需要手动拘束。比如：有两个有相位关系的时钟从不一样的引脚进入FPGA器件，这个时候需要手动拘束这两个时钟。1-6经过两个不一样的外面引脚进入FPGA的有关时钟上图的时序拘束可写为：NET“Clk1XTNM_NET=“Clk1X;NET“Clk2X180TNM_NET=“Clk2X180;TIMESPECTS_Clk1X=

5、PERIODClk1X75ns;TIMESPECTS_Clk2X180=PERIODClk2X180“TS_Clk1X/2PHAS2+1.25ns;异步时钟域的发送和接收时钟不依靠于频次或相位关系。由于时钟是不有关的，因此不行能确立出成即刻间、保持时间和时钟的最后关系。由于这个原由，Xilinx介绍使用适合的异步设计技术来保证对数据的成功获得。Xilinx拘束系统同意设计者在不需考虑源和目的时钟频次、相位的状况下约束数据路径的最大延时。异步时钟域使用的拘束方法的流程为：.为源存放器定义时序组.为目的存放器定义时序组.使用From-to和DATAPATHDELAY重点字定义存放器组之间的最大延时

6、1.3.输出拘束OutputConstraint输出时序拘束拘束的是从内部同步元件或存放器到器件管脚的数据。系统同步输出的简化模型以下图，在系统同步输出接口中，传输和获得数据是鉴于同一个时钟的。1-7系统同步输出其时序拘束可写为：NETClkInTNM_NET=ClkIn;OFFSET=OUT5nsAFTERClkIn;在源同步输出接口中，时钟是从头产生的而且在某一FPGA时钟的驱动下和数据一同传输至下游器件。1-8源同步输出简化电路时序图1-9源同步小例子时序图小例子的时序拘束可写为：NET“ClkIn”TNM_NET=“ClkIn”;OFFSET=OUTAFTER“ClkIn”REFERE

7、NCE_PIN“ClkOut”RISING;OFFSET=OUTAFTER“ClkIn”REFERENCE_PIN“ClkOut”FALLING;令SRC_GRP为一组源存放器，DST_GRP为一组目的存放器，假如你确立SRC_GRP到DST_GRP之间的路径不会影响时序性能，那么能够将这一组路径拘束为虚假路径，工具在进行时序剖析的时候将会跳过对这组路径的时序剖析。这类路径最常有于不一样时钟域的存放器数据传输，以下列图：1-10虚假路径其拘束可写为：NETCLK1TNM_NET=FFSGRP_1;NETCLK2TNM_NET=FFSGRP_2;TIMESPECTS_Example=FROMGRP_1TOGRP_2TIG;在多周期路径里，令驱动时钟的周期为PERIOD，数据能够最大n*PERIOD的时间的从源同步元件传输到目的同步元件，这一拘束降低工具的布线难度而又不会影响时序性能。这类拘束往常用在有时钟使能控制的同步元件路径中。图1-11时钟使能控制的存放器路径一定说明的是上图Enable信号的产生周期一定大于等于n*PERIOD，且每个Enable传输一个数据。假定上图的n=2，MC_GRP为时钟使能Enable控制的多周期同步元件组，则拘束可写为：NETCLK1T