需要生了解的知识点答案

1、学习必备 欢迎下载 第一组：简述短沟道效应和窄沟道效应 短沟道效应主要是指阈值电压与沟道相关到特别庄重的程度； 沟道长度减小到确定程度后 ,源,漏结的耗尽区在整个沟道中所占的比重增大 ,栅下面的硅表 面形成 反型层 所需的 电荷量 减小 ,因而阈值电压减小；同时衬底内耗尽区沿沟道宽度侧向展 宽部分的电荷使阈值电压增加； 当沟道宽度减小到与耗尽层宽度同一量级时, 阈值电压增加 变得特别显著；短沟道器件阈值电压对沟道长度的变化特别灵敏； 当场效应晶体管的沟道宽度源和漏结的耗尽层宽度时, 即为所谓 “窄沟道” 器件； 在器件 结构的尺寸缩小时, 不仅沟道长度变短, 宽度也将按同比例在缩小, 于是就会

2、显现窄沟道器 件；器件的阈值电压等性能由于沟道变窄而发生变化的现象即称为窄沟道效应 晶体管的 阈值电压上升； 其次组：简述 salicide, silicide , polycide 工艺 第一,这三个名词对应的应用应当是一样的,都是利用硅化物来降低连接电阻； 其中, SILICIDE 就是金属硅化物,是由金属和硅经过物理化学 反应形成的一种化合态, 其导电特性介于金属和硅之间, 而 POLYCIDE和 SALICIDE就是分别 指对着不同的形成 SILICIDE 的工艺流程,下面对这两个流程的区分简述如下： POLYCID：E 其一般制造过程是,栅氧化层完成以后,连续在其上面生长多晶硅 PO

3、LY-SI）, 然后在 POLY 上连续生长金属硅化物 silicide ）,其一般为 WSi2 （硅化钨） 和 TiSi2 （硅 化钛）薄膜,然后再进行栅极刻蚀和有源区注入等其他工序, 完成整个芯片制造； SALICIDE: 它的生成比较复杂, 先是完成栅刻蚀及源漏注入以后, 在 POLY 上 以溅射的方式 淀积一层金属层（一般为 （ RTA）,使多晶 Ti,Co 或 Ni）,然后进行第一次快速升温煺火处理 硅表面和淀积的金属发生反应, 形成金属硅化物； 依据煺火温度设定, 使得其他 绝缘层（ Nitride 或 Oxide ）上的淀积金属不能跟绝缘层反应产生不期望的硅化物, 因此 是一种自

4、对 准的过程；然后再用一中挑选性强的湿法刻蚀（ 的混合液）清除 NH4OH/H2O2/H2或0 H2SO4/H2O2 不需要的金属淀积层,留下栅极及其他需要做硅化物的 salicide ；另外,仍可 以经过多次煺火 形成更低阻值的硅化物连接；跟 源区 S/D 接触的 POLYCIDE不同的是, SALICIDE 可以同时形成有硅化物, 降低其接触孔的欧姆电阻, 在深亚微米器件中, 削减由于尺寸降低带来 的相对接触 电阻的提升；另外,在制作高值 POLY 电阻的时候,必需特地有一层来防止在 POLY 上形成 SALICIDE ,否就电阻值就上不了哈； 第 1 页,共 18 页学习必备 欢迎下载

5、Salicide 可以减小栅极和源漏电阻 Polycide 可以减小栅极电阻 POLYCIDE与 SALICIDE 工艺结构图POLYCIDE工艺结构图（1） POLYCIDE工艺结构图（2） SALICIDE 工艺结构图（ 1） SALICIDE 工艺结构图（ 2） 第 2 页,共 18 页学习必备 欢迎下载 POLYCIDE与 SALICIDE 两种工艺目的POLYCIDE 1. 减小栅极电阻 SALICIDE 1. 2. 减小栅极电阻 ; 减小源漏接触电阻 第三组： IC 工艺上隔离分哪两种？其区分在哪儿？ 分 locos 隔离和 STI 隔离 Locos 隔离是厚氧隔离, STI 是浅

6、沟道隔离 STI 的概念 STI 是 Shallow Trench Isolation 的缩写, STI 压力效应就是浅槽隔离压力效应；为了完成 有源器件的隔离,在它四周必需形成绝缘侧壁,在较为先进的 CMOS 工艺制成中,通常用 STI 的方法来做隔离； 浅槽隔离利用高度各向异性反应离子刻蚀在表面切出了一个几乎垂直 的凹槽；该凹槽的侧壁被氧化,然后淀积多晶硅填满凹槽的剩余部分 1 ； 在 substrate 挖出浅槽时会产生压力的问题；由于扩散区到 MOS 管的距离不同,压力对 MOS 管的影响也不同；所以对于相同长宽两个 成器件性能的不同； MOS 管,由于对应的扩散区长度的不同而造 第

7、3 页,共 18 页学习必备 欢迎下载 第四组：用固体能带理论来说明导体,半导体,绝缘体 简洁来说, 绝缘体理论上是不导电的,就是说你任凭怎么加电,都没有电流产生, 由于绝缘 体中是没有自由电子；导体导电性好,只要加电, 电子, 在电场作用下朝一个方向移动,产生电流； 就会产生电流, 由于导体中有大量的自由 半导体相对复杂一些,不同的半导体导带 中的自由电子数量不一样 （虽然不同导体自由电子也不一样, 但平均来说, 半导体的自由电 子量级是远远低于导体）,如本征半导体,导电性特别差,由于电子和空穴的数目相等,而 掺杂半导体依据掺杂类型的不同, 会产生电流； P 型中空穴较多, N 型中电子较多

8、, 这样在电场作用下就 深化到详细理论, 需要从能带角度来说明, 这个相对要深一些； 本征半导体在确定零度是不 导电的, 由于导带中没有电子, 在温度, 光照等作用下, 价带电子跃迁到导带形成自由电子, 价带中形成空穴, 这就是电子空穴对； 掺杂半导体杂质原子供应电子或空穴； 而导体的导带 是半满带, 本身就有大量自由电子, 不需要激发跃迁,所以导电性好； 绝缘体由于禁带宽度 很大,因此价带上的电子很难跃过禁带跃迁到导带,导带上没有电子就不导电； 第五组：什么是 Bipolar 工艺,什么是 Cmos 工艺,什么是 Bi-cmos 工艺,什么是 BCD 工艺 双极器件, bipolar ,是以

9、 PN-PN 结为基础的器件 CMOS 指互补金属氧化物 PMOS 管和 NMOS 管 共同构成的互补型 MOS 集成电路制造工 艺,它的特点是低功耗；由于 CMOS 中一对 MOS 组成的门电路在瞬时看,要么 PMOS 导 通,要么 NMOS 导通,要么都截至,比线性的三极管 BJT 效率要高得多,因此功耗很低； 第 4 页,共 18 页BCD 工艺概述 学习必备 欢迎下载 1986 年由意法半 Overview of BCD Process 是一种单片集成工艺技术； 导体（ ST）公司领先研制胜利,这种技术能够在同一芯片上制作双极管 bipolar ,CMOS 和 DMOS 器件, 称为

10、BCD 工艺； 明白 BCD 工艺的特点, 需要先明白双极管 bipolar ,CMOS 和 DMOS 器件这三种器件的特点, 详见表 1；$ j& D, P k1 D g 表 1 双极管 Bipolar,CMOS 和 DMOS 器件的特点 器件类别 器件特点 应用 双极器件 两种载流子都参见导电 ,驱动 才能强 ,工作频率高 ,集成度低 模拟电路对性能要求较高部分 高速,强驱动,高精度 3 1 n$ 6 h# s7 Y CMOS 器件 集成度高 ,功耗低 适合做规律处理 ,一些输入 ,也可以做输出驱动 DMOS 器件 高压大电流驱动 器件结构预备漏端能承担高压 ,高集成度可在小面积内做超大

11、W/L 模拟电路和驱动 ,特别是高压功率部分 ,不适合做规律处理 . BCD 工艺把双极器件和 CMOS 器件同时制作在同一芯片上；它综合了双极器件高跨导,强负载驱动才能和 CMOS 集成度高,低功耗的优点,使其相互取长补短,发挥各自的优点；更为重要的是,它集成了 DMOS 功率器件, DMOS 可以在开关模式下工作,功耗极低；不需要昂贵的封装和冷却系 统就可以将大功率传递给负载；低功耗是 BCD 工艺的一个主要优点之一；整合过的 BCD 工艺制程, 可大幅降低功率耗损,提高系统性能, 性； 第六组：衬底噪声产生的缘由,及解决方法 节约电路的封装费用,并具有更好的牢靠 衬底噪声产生缘由：源,

12、漏 -衬底 pn 结正偏导通, 或者电源连线接点引入的串绕,使得衬底 电位会产生抖动偏差,这称为衬底噪声； 解决方法： 对于轻掺杂的衬底,要用疼惜环把灵敏部分电路包围起来 把 gnd 和衬底在片内连在一起,然后由一条线连到片外的全 局地线 ,使得 gnd 和衬底的跳动一样,也可以排除衬底噪声； 场屏蔽作用：每个 block 外围一层金属（ ptap）,使每单元 模块同电势 , 而且模块之间不相互影响； 第七组：什么是 WPE WPE 的概念 在离子注入制造工艺时, 原子从掩模板的边沿开头扩散, 在阱边邻近的地方硅片表面变得密 集,如图 2 所示；结果就是,阱表面浓度会随着距离掩模板的边沿的远近

13、而有所不同,因 此整个阱的掺杂浓度是不匀称的, 如图 2 中的 a 所示； 这种不匀称造成 MOS 管阈值电压的 不同,仍有其它的电性能也有所不同, 它会随着距离阱边距离的不同而不同, 如图 2 中的 b 所示；这种现象就是我们常说的阱邻近效应（ WPE ：Well Proximity Effect ） 2； 第 5 页,共 18 页学习必备 欢迎下载 Wpe: 井邻近效应（ well edge proximity 接近,邻近,感应器 effect ） WPE 效应根本的缘由是 : 植入的离子在光阻材料上发生了散射,在光阻边缘 , 散射离子进入到阱硅表面, 影响了边缘区域的掺杂浓度；考虑 WP

14、E 的影响主要表现在三个方面：阈值电压,迁移率及体效 CMC（C应； ompact Model Council ）紧凑模型协会对 WPE 模型进行了拓展； 上述定义较为宽泛, 由于一般来讲应当有三种情形： 1,形成 N 型阱； 2,形成 P 型阱； 3,形成深 N 型埋层； 在另一资料中有这样的说明：深阱为闩锁效应疼惜供应了低电阻路径,并且抑制了双极型增益,深埋层也 是 NMOSFE 隔 T 离三阱的关键；然而,深埋层影响了光阻边缘器件；一些离子在光阻上散射到光阻边缘的硅 表面上, 转变了这些器件的阈值电压； 据观看阈值偏差可以达到 20-100mV,横向范畴约 3-10um, 在硼深反 型

15、P 阱中,磷深反型 N 阱中及被三阱隔离的 P 阱中都可以观看到；需要留意的是 : 深埋层的次序在不同工 厂会有所不同,比如 IBM：STI - NW - PW - DNW ,TSMC：STI - DNW - PW - NW ；相对而言, TSMC 的深埋层对隔离 P 型阈值影响要小些； 如何削减或防止 WPE/STI 效应对 IP 模块设计的影响 随着深亚微米工艺的进展, CMOS 制造工艺对设计的影响也越来越大； 在 0.18um 以前都 可以忽视的工艺影响, 在工艺一步一步进展的情形下, 制造工艺所带来的影响变成了芯片 设计中不行忽视的因素；本文诠释了制造工艺的两个重要效应： STI ,

16、WPE ；通过对两种 效应的分析,提出了在芯片设计阶段考虑它们的必要性； 特别是针对 IP 模块级别的设计, 本文给出了在电路设计阶段和版图设计阶段时, 如何减小或者防止这两种效应的方法, 并 第 6 页,共 18 页学习必备 欢迎下载 且分析和争论这些方法的优缺点； STI 的概念 STI 是 Shallow Trench Isolation 的缩写, STI 压力效应就是浅槽隔离压力效应；为了完 成有源器件的隔离,在它四周必需形成绝缘侧壁,在较为先进的 CMOS 工艺制成中,通 常用 STI 的方法来做隔离； 浅槽隔离利用高度各向异性反应离子刻蚀在表面切出了一个几 乎垂直的凹槽；该凹槽的侧

17、壁被氧化,然后淀积多晶硅填满凹槽的剩余部分 1 ； 在 substrate 挖出浅槽时会产生压力的问题；由于扩散区到 MOS 管的距离不同,压力对 MOS 管的影响也不同；所以对于相同长宽两个 MOS 管,由于对应的扩散区长度的不同 而造成器件性能的不同； WPE 的概念 在离子注入制造工艺时, 原子从掩模板的边沿开头扩散, 在阱边邻近的地方硅片表面变得 密集,如图 2 所示；结果就是,阱表面浓度会随着距离掩模板的边沿的远近而有所不同, 因此整个阱的掺杂浓度是不匀称的, 如图 2 中的 a 所示； 这种不匀称造成 MOS 管阈值电 压的不同,仍有其它的电性能也有所不同,它会随着距离阱边距离的不

18、同而不同,如图 2中的 b 所示；这种现象就是我们常说的阱邻近效应（ WPE ：Well Proximity Effect ） 2 ； 第 7 页,共 18 页学习必备 欢迎下载 设计中减小,防止 STI,WPE 效应的重要性 STI 效应 STI 带来的压力对器件性能有重要影响,特别是电流 是特别重要的,在仿真器件性能的时候必需包含在内,而 是息息相关的（图 3 ）； Idsat 和阈值电压 Vth ；而这些效应 MOS 管的特性与版图的设计又 第 8 页,共 18 页学习必备 欢迎下载 下面通过一组试验数据看看 STI 的压力对于 MOS 管漏端电流 Ids 的影响；横轴是不同的 Vgs

19、值（图 4）；测试 STI 的压力对于 PMOS 管和 NMOS 管的漏端电流的影响；工艺是 0.13um ,PMOS 管和 NMOS 管为 ,length=0.6um, width=24um ,此处设置 sa=sb ； 我们可以看出, 这种压力对于 PMOS 管和 NMOS 管的影响正好相反； PMOS 管：电流随 SASB 的增大而变小； NMOS 管：电流随 SASB 的增大而增大； 第 9 页,共 18 页学习必备 欢迎下载 测试 STI 的压力对于 gm 的影响,横轴是不同的 Vgs 值（图 5 ）；在 Sa=Sb=0.345um , ,两种条件下,对于一个 length=0.15u

20、m 的 PMOS ,相差约有 3%,对于 一个 length=0.6um 的 PMOS ,相差约有 10% ；而这些差异,仅仅是一个 MOS 的差异, 对于数十个,数百个甚至与数千个 MOS 的组合会使电路偏差很大,有可能导致不工作； 第 10 页,共 18 页学习必备 欢迎下载 WPE 效应 下面我们再来看看 WPE 的影响 .对于同一个器件,固定的长宽,固定的源漏区 SA , SB 大小,依据将它放置在离阱边界距离不同的地方（图 6）； 第 11 页,共 18 页我们看到了下面的测试结果（图 学习必备 欢迎下载 NMOS 管的 Vth 随 S 7 ）： 工艺下,测试 C 的距离的变化： 我

21、们可以看出,当 NMOS 管距离阱边比较近的时候, Vth 会增大约 50mV ； Vth 也会随着 源漏端的方向而有所不同, 达到约有 10 mV 的偏差；当 NMOS 管距离阱边比较远的时候, 如 SC 的距离大于 3um , Vth 基本上就没有多少的偏差了； 通过一系列试验数据,我们可以看出, STI ,WPE 对器件性能有重要影响,在深亚微米 I P 模块设计中必需考虑的制造工艺的影响；那么,对 防止这两种效应呢？ 电路设计中如何减小 STI,WPE 的影响 IP 模块级别的设计,如何减小或者 在电路设计阶段, 在版图设计没有进行或仍没有完成时, 我们并不能精确估计到完成后的 版图会

22、对电路带来怎样的影响；在这个阶段,我们如何尽量防止这些效应呢？在此,对于 IP 模块设计者给出几种方法可供参考； 方法一：预先估量 MOS 管的 SA ,SB 和 SC 的值,再进行仿真调试,进而达到抱负的设 计值； 第 12 页,共 18 页依据制造工艺的设计规章要求, 学习必备 欢迎下载 MOS 管的 SA ,SB 和 SC 的值, 电路设计者可以预估常规 从而较快的进行较为精确的电路设计；对于具有大驱动才能的 MOS 管,这种方法也很适 用；但是由于预估的 SA , SB 和 SC 的值不会 100% 精确,所以会有少量的误差； 比如原始语句是 : * .SUBCKT TOP Z A M

23、1 Z A IN VSS w= m=2 .ENDS TOP * 在前期仿真阶段,更具所选用的工艺制程所必需的设计规章 值（图 8 ）,语句如下： * .SUBCKT TOP Z A M1 Z A IN VSS w= 5 m=2 00000 . . .ENDS TOP * ,加入预估的 SA ,SB ,SC 的 方法二：预先放大或缩小 MOS 管； PMOS 管的电流随 SA/SB 的增大而变小,所以可以 第 13 页,共 18 页学习必备 欢迎下载 预先放大 PMOS 管； NMOS 管的电流随 SA/SB 的增大而增大,所以可以预先缩小 NMO S 管； 这种作用类似于方法一,都是将 WPE

24、 和 STI 效应在电路设计阶段就考虑进来,而不是等 到版图完成之后才能调整； 但这种方法对于比较有体会的设计者或者有试验数据的设计者 来说才比较适用； 方法三：对于对称性要求比较高的电路（如电流镜,差分放大等）,设计者应当尽量实行 整数倍的设计方法,接受同样长度的管子,管子宽度的设计也尽量用倍数的关系；这种方 法有助于提高管子制造出来之后的对称性； 举例 ,对于电流镜 , 我们知道 : Iout = Iref * W/L M2 / W/L M1 4 如下图 : 理论上,这种电路可以精确的复制电流而不受工艺和温度的影响, Iout 与 Iref 的比值有器 件尺寸的比率预备,但是实际上,管子之

25、间的比率与 WPE 和 STI 效应息息相关；所以如 挑选 M1 管子为子单元, M2 管子应为子单元的整数倍为好,在电路前期仿真阶段可以看 到这种方法的优越性； 方法四：在不影响电路设计性能的情形下,尽量将 PMOS 管衬底连接电源, NMOS 管衬 底连接地,而不要到中间电平,可以削减阱的个数； 第 14 页,共 18 页学习必备 欢迎下载 如图 10 所示, 从电路设计阶段就削减衬底连接种类, 进而直接降低 WPE 以及 STI 对 MOS 管影响； 有利于在版图设计时削减阱的个数, 在上图中, 在设计规格中意的情形下, 我们应当尽量接受将 M1 管的衬底连接到 VSS ,而 不是连接到

26、 NET1 的方法来进行设计,这样有助于在版图的布局优化； 方法五：在电路设计后期,即版图设计完成之后,进行版图寄生参数的提取,然后再进行 电路仿真,即我们常说的后仿； 用 HSPICE 做电路仿真时, 传统的 BSIM3 SPICE Model 并没有把 WPE/STI 效应估算进 去,而 BSIM4 Spice Model 开头支持这些效应了,所以要仿真使用 BSIM4 的模型；目 前,晶圆厂的先进制成都已经供应了这种模型给用户使用了； 这种方法可以进行最为精确 的设计,但是假如后仿之后才考虑全部版图因素的话,这样会造成设计循环次数较多； 前四种方法在版图设计没有完成时接受, 可以有效地缩

27、短设计周期, 削减设计的循环次数； 第五种方法,对于考虑 WPE/STI 效应更有效,但会需要较长的设计周期；随着工艺的越 来越先进,后期仿真又是必不行少的,特别是对于精确的设计； 版图设计中如何减小 STI,WPE 的影响 版图设计是创建工程制图的精确的物理描述的过程, 而这一物理描述遵守有制造工艺, 设 计流程以及通过仿真显示为可行的性能要求所带来的一系列约束 6 ；版图设计之后得到的 GDSII 格式的数据将交给掩模厂进行掩模的制作,以至最终送到晶圆厂（代工厂）生产线 上去做芯片的生产制造； 所以可以说版图的设计与生产制造出来的芯片的有更为直接的关 系,因而在版图设计阶段考虑制造工艺的影响至关重要； 那么, 版图设计中如何减小 STI , WPE 的影响呢？下面针对 STI ,