集成电路封装介绍

1、1集成电路封装 港湾网络通用IC组2 封装功能封装的定义：内含一个或多个半导体芯片的一种外壳，可提供电连接及机械和环境保护封装的发展趋势：更多的引脚数，更大的热耗散，更高的封装密度和多芯片封装，以便改进电子系统的性能，使其具有更多的功能及更强的能力。3 与封装相关的常用参数ATAB TAB焊球阵列 TAB ball grid arrayBGA 焊球阵列 Ball grid arrayCC 片式载体 Chip carrierC4 受控塌陷芯片连接 CERDIP 玻璃熔封陶瓷双列直插封装 CMOS 互补金属氧化物半导体CQFP 陶瓷四边引线扁平封装DIP 双列直插封装 Dual in-line p

2、ackageECL 射级耦合逻辑FQFP 窄节距四边引线扁平封装 Fine pitch quad flat packLCC 无引线片式载体 Leadless chip carrier4LCC 无引线片式载体 Leadless chip carrierLGA 面或无引线焊点阵列 Leadless(land) grid arrayLSI 大规模集成 MCM 多芯片模块 Multichip moduleMCP 多芯片封装MSI 中规模集成PBGA 塑球焊球阵列 Plastic ball grid arrayPGA 针栅阵列 Pin grid arrayPLCC 塑料有引线片式载体 Plastic l

3、eaded chip carrierPWB 印制线路板 QFP 四边引线扁平封装 Quad flat packQUIP 四边直插封装 Quad in-line packageSIMM 单边直插存储器模块 Singe in-line memory moduleSIP 单列直插 Single in-line packageSMTPGA 表面安装针栅阵列 Surface mount pin grid array5SO 小外形 Small outlineSOJ J形引线的SOP Small outline J leadSOP 小外形封装 Sop outline packageSOT 小外形晶体管 SS

4、OP 缩小的小外形封装 Shrink small outline packageSOIC 小外形IC Small outline ICTAB 载带自动焊 Metric TABTCE 热膨胀系数TCM 导热模块TQFP 薄形四边引线扁平封装 Thin quad flat packTSOP 薄形小外形封装 Thin small outline packageTSSOP 薄形缩小的小外形封装 Thin shrink small outline packageVLSI 超大规模集成ZIF 零插入力ZIP 单边交叉双列直插封装 Zig-zag in-line package6 集成电路发展历程78910

5、微电子封装一般可分为 4级 ,如图 所示 ,即 :0级封装芯片上器件本体的互连1级封装芯片 (1个或多个 )上的输入 /输出与基板互连 2级封装将封装好的元器件或多芯片组件用多层互连布线板 ()组装成电子部件 ,插件或小整机3级封装用插件或小整机组装成机柜整机系统1112半导体制造装备概述芯片制造（前道） 单晶硅拉制、切片、表面处理、光刻、减薄、划片 芯片封装（后道） 测试、 滴胶、Die bonding、Wire bonding、压模13 半导体封装的基本形式按其外部封装型式分：双列直插式封装 ()表面安装技术 () 无引线陶瓷片式载体() 塑料有引线片式载体 () 四边引线扁平封装 ()

6、四边引线塑料扁平封装 ()平面阵列型 (）球栅阵列封装 ()141516按芯片的内部连接方式来分Chip to substrate interconnect technologies17将带引线的芯片从载带上切下的示意图外引线键合过程示意图18技术中的载带19概括而言 ,电子封装技术已经历了四代 ,现正在进入第五代。第一代 ： 60年代前采用的是接线板焊接的方式 ,框架为电路板 ,主要插装元件是电子管。第二代 ：60年代采用穿孔式印刷电路板()封装 ,主要元件是晶体管和柱型元件。第三代 ：70年代用自动插装方式将为代表的集成电路封装在板上 ,这是穿孔式封装技术的全盛时期。第四代 ：从 80年代

7、开始 ,采用将表面安装元件 ()和表面安装器件 ()安装在表面上。这一封装技术的革命改变了元器件和电子产品的面貌。第五代 ：这是 90年代显露头角的微封装技术 ,是上一代封装技术的发展和延伸 ,是将多层技术、高密度互连技术、微型元器件封装技术综合并发展 ,其代表性技术就是金属陶瓷封装 (),典型产品是M。最近由于系统级芯片 ()和全片规模集成 ()技术的发展 ,微电子封装技术正孕育着重大的突破20 半导体后封装的发展趋势向表面安装技术 ()发展1988年技术约占封装市场份额的17.5% , 1 993年占 44% , 1 998年占 75%。传统的双列直插封装所占份额越来越小 ,取而代之的是表

8、面安装类型的封装 ,如有引线塑料片式载体 ,无引线陶瓷片式载体 ,四边引线塑料扁平封装 ,塑料球栅阵列封装 ()和陶瓷球栅阵列封装 ()等 ,尤其是和两种类型最具典型.21向高密度发展目前 ,陶瓷外壳 ()已达 1089只管脚、达 625只管脚、间距达 0.5、达 376只管脚、达 1 0 0 0只管脚。根据美国发展规划 ,到 2 0 0 7年 ,最大芯片尺寸将增大到 1 0 0 0*2 ,同时每枚芯片上的输入 /输出数最多将达到 50 0 0个 ,焊点尺寸将缩小到 0.127以下22从单芯片封装向多芯片封装发展起步于 90年代初 ,由于的高密度、高性能和高可靠性而倍受青睐。受到世界各国的极大

9、关注 ,纷纷投入巨额资金 ,如美国政府 3年投入 5亿美元 ,在 1 0年投入 1 0亿美元来发展 ,据预测 , 1 999年全球产品销售额将达 2 0 0亿美元。目前最高水平的是的产品 ,2 0 0*2 、78层、3 0 0多万个通孔 , 1 40 0互连线 , 1 80 0只管脚 , 2 0 0功耗23由陶瓷封装向塑料封装发展在陶瓷封装向高密度 ,多引线和低功耗展的同时 ,越来越多的领域正在由塑料封装所取代。而且 ,新的塑料封装形式层出不穷 ,目前以和为主 ,全部用于表面安装 ,这些塑料封装占领着 90 %以上的市场24高密度封装中的关键技术从技术发展观点来看 ,作为高密度封装的关键技术主

10、要有 : , , , ,和三维封装载带封装它可以提供超窄的引线间距和很薄的封装外形 ,且在板上占据很小的面积 ,可用于高/数的和微处理器 ,东芝公司1 996年问世的笔记本电脑中就使用了承载 ,其引线间距 0.2 5 ,焊接精度为 3 0 ,据报道 ,最小间距可达 0.1 525球栅阵列封装(BGA)技术的最大特点是器件与板之间的互连由引线改为小球 ,制作小球的材料通常采用合金焊料或有机导电树脂。采用技术容易获得/数超过 60 0个的封装体。由于完全采用与相同的回流焊工艺 ,避免了中的超窄间距 ,可以提供较大的焊盘区 ,因此使焊接工艺更加简单 ,强度大大提高 ,可靠性明显改善26的尺寸通常大于

11、(芯片规模封装 ),在 2 1 40之间。可分为塑料()、陶瓷()或载带()。在中 ,通常用引线键合采用焊球或引线键合将芯片贴在陶瓷基板上 ;在中 ,用标准内引线键合工艺或焊球将芯片贴在其带状框架上272829 芯片规模封装与芯片尺寸封装 ()芯片规模封装与芯片尺寸封装统称为 ,它被认为是本世纪先进封装的主流技术。在芯片规模封装中 ,封装体的尺寸是芯片尺寸的 1.2倍以下 ;芯片尺寸封装中封装体的尺寸与芯片尺寸基本相当。这是在电路板面积不变的前提下 ,希望更换大芯片的集成电路时提出的。在这种情况下 ,将框架引线伸展到芯片上方形成芯片引线 (),封装尺寸不变 ,芯片面积增大 ,封装体面积与芯片面

12、积的比值变小3031多芯片组件 ( )将多只合格的裸芯片 ()直接封装在多层互连基板上 ,并与其它元器件一起构成具有部件或系统功能的多芯片组件 (),已成为蜚声全球的 90年代代表性技术。3233MCM封装3435Die Bonding36373839History and applications of wirebondingWirebonding is the earliest technique of device assembly, whose first result was published by Bell Laboratories in 1957. Sine then, the

13、 technique has been extremely developed40 AdvantageFully automatic machines have been developed for volume production.Bonding parameters can be precisely controlled; mechanical properties of wires can be highly reproduced.Bonding speed can reach 100-125 ms per each wire interconnection (two welds an

14、d a wire loop).Most reliability problems can be eliminated with properly controlled and much improved tools (capillaries and wedges) and processes.Specific bonding tools and wires can be selected by packaging engineers to meet the requirements.Infrastructure of the technique has been comprised by la

15、rge wirebonding knowledge, manufacturing people, equipment venders and materials.41The most popular applications that use wirebonding are:Single and multitiered cofired ceramic and plastic ball grid arrays (BGAs), single chip and multichipCeramic and plastic quad flat packages (CerQuads and PQFPs)Ch

16、ip scale packages (CSPs)Chip on board (COB)42Ball bondWedge bondWirebonding的基本形式43First and second bond comparison. (A) Ball bonding first bond. (B) Ball bonding second bond: stitch bond and tail bond. (C) Wedge bonding first bond. (D) Wedge bonding second bond.4445 Wedge bondthe bonding process can

17、 be defined to three major processes: thermocompression bonding (T/C) ultrasonic bonding (U/S)thermosonic bonding (T/S)as shown in Table 1-1464748Ball Bonding49The capillaries are typically 1.585 mm in diameter and 11.1 mm long.They have a large entry hole at the top and then the hole tapersdown to

18、a small hole diameter typically between 38-50 mm,5040-m pad pitch ball andwedge first bond comparison.51Schematic of different looping. (A)Ball bonding looping. (B) Traditional wedge radial bonding looping. (C) Wedge bonding Constant Gap looping.5240 mm pitch first bond.5340 mm looping. Short wires

19、are to ground. Long wires are to the leads.54Wedge stitch bonding.5556575859Limitation of wirebondingFor the application of wirebonding method, terminals of chips have to be arranged at the periphery of the chips, otherwise short circuit is easily caused. Therefore, wirebonding technique is difficul

20、t for high I/O(500) interconnections.60 Bonding parametersBonding parameters are extremely important because they control the bonding yield and reliability directly.The key variables for wire bonding include: Bonding force and pressure uniformity Bonding temperature Bonding time Ultrasonic frequency

21、 and power61 Bond designBall bonding Ball size is approximately 2 to 3 times the wire diameter, 1.5 times for small ball applications with fine pitches, and 3 to 4 times for large bond pad application. Bond size should not exceed 3/4 of the pad size, about 2.5 to 5 times the wire diameter, depending

22、 on the geometry and moving direction of capillary during bonding. Loop heights of 150 um are now common, but very depending on the wire diameter and applications. Loop length should be less than 100 times the wire diameter. However, in some cases, high I/Os for instance, wire lengths have to increa

23、se to more than 5 mm. The wirebonder must suspend the length of wire between the die and lead frame without vertical sagging or horizontal swaying.62Wedge bonding A high-strength wedge bond is possible even the bond is only 2-3 mm wider than wire diameter. Pad length must support the long dimension

24、of the wedge bond as well as the tail. The pads long axis should be oriented along the intended wire path. Bond pitch must be designed to maintain consistent distance between wires.63 CleaningTo ensure bondability and reliability of wirebond, one of the critical conditions is that the bonding surfac

25、e must be free of any contaminants. Therefore cleaning is an important work before bonding. The method usually adapted is molecular cleaning method, plasma or UV-ozone cleaning method.64 Bond evaluationDestructive bond pull test (Method 2011)Internal visual (Method 2010; Test condition A and B)Delay

26、 measurements (Method 3003)Nondestructive bond pull test (Method 2023)Ball bond shear testConstant acceleration (Method 2001; Test condition E)Random vibration (Method 2026)Mechanical shock (Method 2002)Stabilization bake (Method 1008)Moisture resistance (Method 1004)65Destructive bond pull test (Me

27、thod 2011)66If both thebonds are at the same level and the hook is appliedat the center, the forces can be representedWhen the both angles are 30o, the pull force is equal to the breakload. The failure during pull test may occur at one of the five positions in the wirebond structure:A. Lift off firs

28、t bondB. Wire break at transition first bondC. Wire break mid spanD. Wire break at transition second bondE. Lift off second bondWhen properly pulled, the bond should fail at B or D. If failures occur at A, C, or E, then the bonding parameters, metallization, bonding machine, bonding tool, hook, has

29、to be reviewed.67Flip-Chip Technology68 Advantages: Smaller size: Smaller IC footprint (only about 5% of that of packaged IC e.g. quad flat pack), reduced height and weight. Increased functionality: The use of flip chips allow an increase in the number of I/O. I/O is not limited to the perimeter of

30、the chip as in wire bonding. An area array pad layout enables more signal, power and ground connections in less space. A flip chip can easily handle more than 400 pads. Improved performance: Short interconnect delivers low inductance, resistance and capacitance, small electrical delays, good high fr

31、equency characteristics, thermal path from the back side of the die. Improved reliability: Epoxy underfill in large chips ensures high reliability. Flip-chips can reduce the number connections per pin from three to one. Improved thermal capabilities: Because flip chips are not encapsulated, the back

32、 side of the chip can be used for efficient cooling. Low cost: Batch bumping process, cost of bumping decreases, cost reductions in the underfill-process69 Disadvantages: Difficult testing of bare dies. Limited availability of bumped chips. Challenge for PCB technology as pitches become very fine an

33、d bump counts are high. For inspection of hidden joints an X-ray equipment is needed. Weak process compatibility with SMT. Handling of bare chips is difficult. High assembly accuracy needed. With present day materials underfilling process with a considerable curing time is needed. Low reliability fo

34、r some substrates. Repairing is difficult or impossible.70 底部填充工艺 (Underfilling Process）温度膨胀系数小于 3 ppm/的硅器件直接同有机物印制线路板 (温度膨胀系数在1 8 50 ppm/ )压接在一起 ,会产生严重的热机应力和疲劳 ,俗称“热机失配底部填充料锁住倒装片和印制板示意图7172Flip chip joining using adhesives (isotropic, anisotropic, nonconductive)73Flip chip joining by thermocompress

35、ion.Flip chip thermosonic joining74Flip chip bonding using thermocompression75Flip chip process by solder joining die preparing (testing, bumping, dicing) substrate preparing (flux application or solder paste printing) pick, alignment and place reflow soldering cleaning of flux residues (optional) u

36、nderfill dispensing underfill curing.7677787980Flip chip joining using adhesives8182Introduction to CSP TechnologyDescription of various types of CSPs8384Ball Grid Array (BGA) Technology85It is an IC package for active devices intended for surface mount applicationsIt is an area array package, i.e.

37、utilizing whole or part of the device footprint for interconnectionsThe interconnections are made of balls (spheres) of most often a solder alloy or sometimes other metals More specifically, the BGA package usually fulfils the following additional requirements:The length of the package body (most of

38、ten square) ranges from 7 to 50 mmLead counts over 1000 possible, but 50 to 500 range most common todayThe pitch, i.e center-to-center distance, of the balls is generally between 1.0 and 1.5 mm86Figure 2. A 160-lead 0.3 mm (11.8 mil) pitch QFP placed on a grid of 1.5 mm pitch spheres (bottom side of

39、 a PBGAS225).878889Figure 5. A cross-section of a Tape (or TAB) BGA - TBGA.90A cross-section of a Super BGA - SBGA.919293949596港湾目前物料属性表中常见的IC封装大类料号大类描述封装类型05/35大类专用IC/接口器件等BGA、EDQUAD TQFP、ESBGA、FF、FG、PBGA、P-DSO、PEB、P-FQFP、PGA、P-HSBGA、PQFP、P-TQFP、QFP06/3911大类逻辑IC/模拟器件SOIC、TSSOP、SO、SOP、SSOP、PLCC、DIP、

40、SOT、QFP、PQFP、LQFP07/37大类存储器TSOP、BGA、DIP、PLCC、PQFP、QFP、SO、SOJ、SOP、TQFP、TS0P、11/33/31二三极管/电源调整ICSOT、STC、TO、TSSOP、DIP97 封装选型建议大类料号大类描述建议优选封装列举05/35大类专用IC/接口器件等由于专用IC的唯一性，无法建议优选封装06/3911大类逻辑IC/模拟器件SOIC、TSSOP、PLCC07/37大类存储器TSOP、BGA、PLCC、TS0P、11/33/31二三极管/电源调整ICSOT、D-PAK、TO、TSSOP、DIP98 集成电路芯片封装技术简介自从美国Int

41、el公司1971年设计制造出4位微处a理器芯片以来，在20多年时间内，CPU从Intel4004、80286、80386、80486发展到Pentium和Pentium，数位从4位、8位、16位、32位发展到64位;主频从几兆到今天的400MHz以上，接近GHz;CPU芯片里集成的晶体管数由2000个跃升到500万个以上;半导体制造技术的规模由SSI、MSI、LSI、VLSI达到 ULSI。封装的输入/输出（I/O）引脚从几十根，逐渐增加到几百根，下世纪初可能达2千根。这一切真是一个翻天覆地的变化。对于CPU，读者已经很熟悉了，286、386、486、Pentium、Pentium 、Cele

42、ron、K6、K6-2 相信您可以如数家珍似地列出一长串。但谈到CPU和其他大规模集成电路的封装，知道的人未必很多。所谓封装是指安装半导体集成电路芯片用的外壳，它不仅起着安放、固定、密封、保护芯片和增强电热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁-芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接。因此，封装对CPU和其他LSI集成电路都起着重要的作用。新一代CPU的出现常常伴随着新的封装形式的使用。99芯片的封装技术已经历了好几代的变迁，从DIP、QFP、PGA、BGA到CSP再到MCM，技术指标一代比一代先进，包括芯片面积与封装面积之比越来

43、越接近于1，适用频率越来越高，耐温性能越来越好，引脚数增多，引脚间距减小，重量减小，可靠性提高，使用更加方便等等。下面将对具体的封装形式作详细说明。一、DIP封装70年代流行的是双列直插封装，简称DIP(Dual In-line Package)，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。 。DIP封装结构具有以下特点:1.适合PCB的穿孔安装;2.比TO型封

44、装(图1)易于对PCB布线;3.操作方便。100DIP封装结构形式有:多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP(含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式)，如图2所示。衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好。以采用40根I/O引脚塑料包封双列直插式封装(PDIP)的CPU为例，其芯片面积/封装面积=33/15.2450=1：86,离1相差很远。不难看出，这种封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。Intel公司这期间的CPU如8086、80286都采用PDIP封装。 101 二、芯片载体

45、封装80年代出现了芯片载体封装，其中有陶瓷无引线芯片载体LCCC(Leadless Ceramic Chip Carrier)、塑料有引线芯片载体PLCC(Plastic Leaded Chip Carrier)、小尺寸封装SOP(Small Outline Package)、塑料四边引出扁平封装PQFP(Plastic Quad Flat Package)，封装结构形式如图3、图4和图5所示。以0.5mm焊区中心距，208根I/O引脚的QFP封装的CPU为例，外形尺寸2828mm，芯片尺寸1010mm，则芯片面积/封装面积=1010/2828=1：7.8，由此可见QFP比DIP的封装尺寸大大

46、减小。QFP的特点是:1.适合用SMT表面安装技术在PCB上安装布线;2.封装外形尺寸小，寄生参数减小，适合高频应用;3.操作方便;4.可靠性高。在这期间，Intel公司的CPU，如Intel 80386就采用塑料四边引出扁平封装PQFP。102PGA插针网格阵列封装PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在

47、安装和拆卸上的要求。ZIF(Zero Insertion Force Socket)是指零插拔力的插座。把这种插座上的扳手轻轻抬起，CPU就可很容易、轻松地插入插座中。然后将扳手压回原处，利用插座本身的特殊结构生成的挤压力，将CPU的引脚与插座牢牢地接触，绝对不存在接触不良的问题。而拆卸CPU芯片只需将插座的扳手轻轻抬起，则压力解除，CPU芯片即可轻松取出。PGA封装具有以下特点：1.插拔操作更方便，可靠性高。2.可适应更高的频率。Intel系列CPU中，80486和Pentium、Pentium Pro均采用这种封装形式。103三、BGA封装90年代随着集成技术的进步、设备的改进和深亚微米技

48、术的使用，LSI、VLSI、ULSI相继出现，硅单芯片集成度不断提高，对集成电路封装要求更加严格，I/O引脚数急剧增加，功耗也随之增大。为满足发展的需要，在原有封装品种基础上，又增添了新的品种-球栅阵列封装，简称BGA(Ball Grid Array Package)。如图6所示。BGA一出现便成为CPU、南北桥等VLSI芯片的高密度、高性能、多功能及高I/O引脚封装的最佳选择。其特点有:1.I/O引脚数虽然增多，但引脚间距远大于QFP，从而提高了组装成品率;2.虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接，简称C4焊接，从而可以改善它的电热性能:3.厚度比QFP减少1/2以上，重量减轻3

49、/4以上;4.寄生参数减小，信号传输延迟小，使用频率大大提高;5.组装可用共面焊接，可靠性高;6.BGA封装仍与QFP、PGA一样，占用基板面积过大;Intel公司对这种集成度很高(单芯片里达300万只以上晶体管)，功耗很大的CPU芯片，如Pentium、Pentium Pro、Pentium 采用陶瓷针栅阵列封装CPGA和陶瓷球栅阵列封装CBGA，并在外壳上安装微型排风扇散热，从而达到电路的稳定可靠工作。104BGA封装技术又可详分为五大类：1.PBGA（Plasric BGA）基板：一般为2-4层有机材料构成的多层板。Intel系列CPU中，Pentium II、III、IV处理器均采用这

50、种封装形式。2.CBGA（CeramicBGA）基板：即陶瓷基板，芯片与基板间的电气连接通常采用倒装芯片（FlipChip，简称FC）的安装方式。Intel系列CPU中，Pentium I、II、Pentium Pro处理器均采用过这种封装形式。3.FCBGA（FilpChipBGA）基板：硬质多层基板。4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板。5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。105四、面向未来的新的封装技术BGA封装比QFP先进，更比PGA好，但它的芯片面积/封装面积的比值仍很低。Tesse

51、ra公司在BGA基础上做了改进，研制出另一种称为BGA的封装技术，按0.5mm焊区中心距，芯片面积/封装面积的比为1:4，比BGA前进了一大步。1994年9月日本三菱电气研究出一种芯片面积/封装面积=1:1.1的封装结构，其封装外形尺寸只比裸芯片大一点点。也就是说，单个IC芯片有多大，封装尺寸就有多大，从而诞生了一种新的封装形式，命名为芯片尺寸封装，简称CSP(Chip Size Package或Chip Scale Package)。CSP封装具有以下特点:1.满足了LSI芯片引出脚不断增加的需要;2.解决了IC裸芯片不能进行交流参数测试和老化筛选的问题;3.封装面积缩小到BGA的1/4至1

52、/10，延迟时间缩小到极短。 106曾有人想，当单芯片一时还达不到多种芯片的集成度时，能否将高集成度、高性能、高可靠的CSP芯片(用LSI或IC)和专用集成电路芯片(ASIC)在高密度多层互联基板上用表面安装技术(SMT)组装成为多种多样电子组件、子系统或系统。由这种想法产生出多芯片组件MCM(Multi Chip Model)。它将对现代化的计算机、自动化、通讯业等领域产生重大影响。MCM的特点有:1.封装延迟时间缩小，易于实现组件高速化;2.缩小整机/组件封装尺寸和重量，一般体积减小1/4，重量减轻1/3;3.可靠性大大提高。 107着LSI设计技术和工艺的进步及深亚微米技术和微细化缩小芯片尺寸等技术的使用，人们产生了将多个LSI芯片组装在一个精密多层布线的外壳内形成MCM产品的想法。进一步又产生另一种想法:把多种芯片的电路集成在一个大圆片上，从而又导致了封装由单个小芯片级转向硅圆片级(wafer level)封装的变革，由此引出系统级芯片SOC(Syst