多路彩灯控制器的设计与分析课件

1、第2章 多路彩灯控制器的设计与分析 2.1 系统设计要求2.2 系统设计方案 2.3 主要VHDL源程序 2.4 系统仿真/硬件验证 2.5 设计技巧分析2.6 系统扩展思路 2.1 系统设计要求 今需设计一个十六路彩灯控制器，6种花型循环变化，有清零开关，并且可以选择快慢两种节拍。 2.2 系统设计方案 根据系统设计要求可知，整个系统共有三个输入信号：控制彩灯节奏快慢的基准时钟信号CLK_IN，系统清零信号CLR，彩灯节奏快慢选择开关CHOSE_KEY；共有16个输出信号LED15.0，分别用于控制十六路彩灯。 据此，我们可将整个彩灯控制器CDKZQ分为两大部分：时序控制电路SXKZ和显示控

2、制电路XSKZ，整个系统的组成原理图如图2.1所示。图2.1 彩灯控制器组成原理图 CLR:IN STD_LOGIC; CLK:OUT STD_LOGIC);END ENTITY SXKZ;ARCHITECTURE ART OF SXKZ IS SIGNAL CLLK:STD_LOGIC; BEGIN PROCESS(CLK_IN,CLR,CHOSE_KEY) IS VARIABLE TEMP:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN IF CLR=1 THEN -当CLR=1时清零，否则正常工作 CLLK=0;TEMP:=000; ELSIF RISING_ED

3、GE(CLK_IN) THEN IF CHOSE_KEY=1 THEN IF TEMP=011 THEN TEMP:=000; CLLK=NOT CLLK ; ELSE TEMP:=TEMP+1; END IF; TEMP:=TEMP+1; END IF; END IF; END IF; END PROCESS; CLK=CLLK;END ARCHITECTURE ART;2.3.2 显示控制电路的VHDL源程序-XSKZ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY XSKZ IS PORT(CLK:IN STD_LOGIC; CLR:

4、IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY XSKZ;ARCHITECTURE ART OF XSKZ IS TYPE STATE IS(S0,S1,S2,S2,S4,S5,S6); SIGNAL CURRENT_STATE:STATE; SIGNAL FLOWER:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGIN PROCESS(CLR,CLK) IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001; CONSTAN

5、T F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010; CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011; CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100; CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1001010010100101; CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110;-六种

6、花型的定义 BEGIN IF CLR=1 THEN CURRENT_STATE FLOWER=ZZZZZZZZZZZZZZZZ; CURRENT_STATE FLOWER=F1; CURRENT_STATE FLOWER=F2; CURRENT_STATE FLOWER=F2; CURRENT_STATE FLOWER=F4; CURRENT_STATE FLOWER=F5;2.3.3 整个电路系统的VHDL源程序-CDKZQ.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CDKZQ IS PORT(CLK_IN:IN STD_LOGIC

7、; CLR:IN STD_LOGIC; CHOSE_KEY:IN STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END ENTITY CDKZQ;ARCHITECTURE ART OF CDKZQ IS COMPONENT SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC; CLK_IN:IN STD_LOGIC; CLR:IN STD_LOGIC; CLK:OUT STD_LOGIC); END COMPONENT SXKZ; COMPONENT XSKZ IS PORT(CLK:IN STD_LOGIC; CLR:I

8、N STD_LOGIC;2.4 系统仿真/硬件验证 2.4.1 系统的有关仿真 时序控制电路SXKZ、显示控制电路XSKZ及整个电路系统CDKZQ的仿真图分别如图2.2、图2.3和图2.4所示。图2.2 时序控制电路SXKZ仿真图图2.3 显示控制电路XSKZ仿真图 图2.4 整个电路系统CDKZQ仿真图 2.4.2 系统的硬件验证 系统通过仿真后，我们可根据自己所拥有的EDA实验开发系统进行编程下载和硬件验证。考虑到一般EDA实验开发系统提供的输出显示资源有限，我们可将输出适当调整后进行硬件验证。2.5 设计技巧分析 (1) 在时序控制电路SXKZ的设计中，利用计数器计数达到分频值时，对计数器进行清零，同时将输出信号反向，这就非常简洁地实现了对输入基准时钟信号的分频，并且分频信号的占空比为0.5。2.6 系统扩展思路 (1)