半定制设计8阶FIR低通数字滤波器电路

1、工作计划与进度安排:第 1-2 天：讲解题目，准备参考资料，检查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备；第 3-5 天：完成设计，经指导老师验收后进入模块电路设计（验收设计文档） ；第 6-9 天：完成模块电路代码输入，并完成代码的仿真（验收代码与仿真结果） ；第 9-10 天：约束设计，综合（验收约束与综合结果） ；第 11-12 天：布局布线，完成版图（验收版图结果） ；第 13-14 天：物理验证、后仿真，修改设计（验收物理验证结果和时序仿真结果）第 15 天：整理设计资料，验收合格后进行答辩。摘要关键词 Verilog HDL ； tcl； Design Comp

2、iler；逻辑综合；Encounter；物理验证；后仿 TOC o 1-5 h z 摘要 I引 言 错误! 未定义书签。 HYPERLINK l bookmark4 o Current Document 总体电路结构设计 3 HYPERLINK l bookmark6 o Current Document FIR 数字滤波器原理 3抽头系数计算 错误 ! 未定义书签。 HYPERLINK l bookmark8 o Current Document 功能电路设计 4 HYPERLINK l bookmark10 o Current Document 顶层TOP勺设计 6 HYPERLINK l

3、 bookmark12 o Current Document 功能仿真 7 HYPERLINK l bookmark14 o Current Document 仿真的功能列表 7 HYPERLINK l bookmark16 o Current Document 顶层仿真平台与激励 7 HYPERLINK l bookmark18 o Current Document 电路功能仿真结果 7 HYPERLINK l bookmark20 o Current Document 约束及逻辑综合 9 HYPERLINK l bookmark22 o Current Document 约束策略 9 HY

4、PERLINK l bookmark24 o Current Document 脚本 9 HYPERLINK l bookmark26 o Current Document 综合文件 11 HYPERLINK l bookmark28 o Current Document 综合环境 12 HYPERLINK l bookmark30 o Current Document 综合过程 12综合流程 12综合操作过程 12 HYPERLINK l bookmark32 o Current Document 布局布线 14 HYPERLINK l bookmark34 o Current Docume

5、nt 文件准备 14 HYPERLINK l bookmark36 o Current Document 布局布线过程 14 HYPERLINK l bookmark38 o Current Document 物理验证 15 HYPERLINK l bookmark40 o Current Document 后仿真 16总结 错误! 未定义书签。 HYPERLINK l bookmark42 o Current Document 参考文献 16附录A:顶层设计源代码 17附录B:电路源代码 17附录C:设计约束代码 17附录D:IO文件代码 171总体电路结构设计1.1 FIR数字滤波器原理数

6、字滤波器的功能一般是用来变换时域或者频域中某些要求信号的属性，滤除信号中某一部分频率分量。经过数字滤波器的信号是让其频谱与数字滤波器的频率响应相乘 从而得出新的结果。经过一个线性卷积过程，从时域上输入信号与滤波器的单位冲击响 应作一个卷积和。下面是卷积定义式：yn xn fn xnfn k xn k fk kkLTI数字滤波器在一般情况下分为有限脉冲响应 (Finite impulse response和无限脉 冲响应(In巾nite impulse response) FIR数字滤波器的设计方法和IIR滤波器的设计方法 有很大的差别。通常情况下一般数字滤波器的 N阶FnR1数字滤波器基于输入

7、信号x(n)的表达式为： y(n) h(i)x(n i) i 0这个公式给我们了一个非常明了的直接型网络结构，该结构表现出N个乘法器，每次采样y(n)的内容是n次乘法和n-1次加法，然后做乘累加之和。如图1.1所示图1.1 fir滤波器直接型网络结构从DSP的介绍中，第一类线性相位对 h(n)的约束条件:H(ej )N 1h(n)(cos nn 0又以上两式可得：N 1h(n)en 0 j sinn)jn Hg( )ejH g ( )(cos j sin )N 1h(n)cos n 0移相并利用三角公式化简得到：NnsinN 1h(n)sin ncosn 0h(n)sin n 0(n ) 0从

8、数字信号处理学科中知道函数关于求和区间的中心(N-1) /2奇对称，于是我们要求和h(n)满足如下条件:()h(n) h(N 1 n)其中对应的有图1.2线性相位FIR滤波器结构若h(n)呈现对称特性，即此具有线性相位的滤波器是FIR数字滤波器。滤波器的基础网络结构可以相互进行转换4。功能电路设计功能电路电路的文件名为FIR.v,根据信号功能将接口分为4部分，分别是时钟信号复位信号、输入信号、输出信号。具体接口如下表1.1所示表1.1接口信号表名称IO属性描述备注clkin输入时钟，频率100KHz上升沿有效rstin复位信号，给初值低电平后效x7:0in输入8bit的仔号y7:0out经过处

9、理后输出的8bit结果电路的功能框图如下所示jtr1701.taq2； I叫:7 31 叩 57 3e(Iff u qdftd dtlHd q臼上的770tsygicrtira 31Yi|(?r8：ciTKilCnULil空212父；十|图1.5 电路功能框图no 3 is?fff3F31：O出阴1仃mddelk L也 RL：OyO；31flc ./output/tim.log输出网表。 tcl 语句如下：write -f verilog -hier -o ./netlst/FIR_top.sv输出综合数据文件。tcl语句如下：write -f ddc-hier -o ./output/FIR

10、_top.ddc输出延时文件。tcl语句如下：write_sdf -version 2.1 ./output/FIR_top.sdf输出面积文件。tcl语句如下：report_area ./output/FIR_top.area.log综合文件首先在家目录下建立FIRdc作为本次实验dc的操作主目录。在calcu目录下，建立 设计存放目录如code约束文彳目录如constrn、输出网表文件目录ntlst、报告输出目 录 rpt、 log 文件目录log、 dc 启动目录 work ，等等。在综合前需要准备以下几个文件，以便使软件可以正常工作。.synopsys_dc.setupt件即启动项文件

11、：在这个文件中， 需要将所用到的库单元文件的路径和电路设计文件所存放的路径写入， 以便软件在工作时能够找到这些文件并正确识别， 本设计将它存放在work 目录下。*.v 文件：因为本次课程设计所使用电路描述语言为 verilog HDL 语言，所以至少需要将顶层TOP 设计文件、功能电路的设计文件，即准备好一个正确可用的设计，以便用于约束综合，本设计将*.v 文件存放在code 目录下。Tcl 语句文件：在本次课程设计中使用的是命令界面，使用 Tcl 语言进行操作，所以需要准备好相应的 Tcl 命令， 以便对设计进行约束综合等相应操作， 本设计将它存放在constrn 目录下。库文件：本设计采

12、用的是tsmc 公司的 0.18um 标准单元库的所有文件，存放在目录：/opt/eda/designKitAT面。综合环境。综合过程综合流程按照所定义的电路的测量特征所要达到的目标， Design Compiler 综合一个电路并将其放入目标库中，这样可以生成适用于你的计算机辅助设计工程（ CAE工具的原理 图或网表。综合的过程如下：读入设计及其子设计设置顶层的设计特性参数设置实际时序和面积目标参数执行 check_design 验证设计，识别并且更正错误进行 Design Compiler 优化综合流程如下：设置启动项文件-读入源代码-链接，设计检查-时序路径约束-编译综合-结束综合操作过

13、程首先打开Linux中命令终端。进入以准备好的.synopsys_dc.setu眩件所在路径。执 行命令，打开Design Compiler。进入Tcl命令界面，命令如下：cd FIRdc/workdc_shell-t运行后，读入文件将在终端得到如下图图 4.1 界面，即已经进入 DC 的 Tcl 命令界 面。图 3.1 Design Compiler 的 Tcl 命令界面因为已经将所要使用的Tcl语句准备好并形成文件，所以可以使用source命令来讲Tcl命令全部读入并执行。命令如下：source FIR.con这里我们逐一运行命令，运行后，将在终端得到如下界面，即已经进入约束综合过4布局布

14、线文件准备同所有的EDA工具一样，Encounter在进行设计之前也要准备文件。一般必须要有 时序文件lib、SI工具CeltIC进行信号完整性分析的cdb文件、用于RC提取的电容表 文件capTbl、综合工具输出的门级综合网表、定义工艺的版图交换文件LEF (LibraryExchange Format、时序约束的 sdc (Synthesis Design Constraints 文件、PAD 位置约束 的io文件。其中经过Design Compiler对其进行综合后获得了网表文件 FIR_top.sv以及 约束文件FIR_top.sdc, pad约束的io文件需要手工书写。这里，I/O

15、PAD已经在综合前添加进入网表中，所以在布局布线前只需在网表中的 顶层模块下加入电源PAD和拐角连接PAD,就行了如下图所示。PVCDLDGI PADVID1 (.VDD (VDR ): PTOD1DGZ EADJ/TO2 (.VDD 77)讣): rjSSID&L PAl_VSSl (.VS5VSS) ) ;PTCFNER?3 CORKER 1();P8ENERIX；二二用旧煌仆；C3RHER3(HPCOFNERZ?G 口rneeuu；endsaodiile图4.1 在网表中加入电源 PAD和拐角连接PAD布局布线过程完成以上操作后得到版图如下。图 4.2 FIR 数字低通滤波器的版图物理验

16、证这里物理验证主要是通过 Encounter的Verify进行几何规则检查(Verify Geometry)、 连线的连接性( Verify Connectivity )和金属密度检查( Verify Metal Destiny ) 。几何规则检查的报告如下。图 4.3 几何规则检查报告连线的连接性检查报告如下。图 4.4 连线的连接性检查报告因为刚完成的版图金属密度过低，所以要添加对电路没有影响的金属填充物，添加 完 Matel Filler 后，金属密度报告如下。4.5 金属密度检查报告5 后仿真本设计采用的后仿真工具同样是Modelsim 。从之前的布局布线中导出电路的网表（*.v ）和延时文件（ *.sdf） ，并构建测试平台和激励，在测试平台中通过加入以下句子就会