交大微机原理与接口技术课件

1、*第二章 微型计算机体系结构第二章：微型计算机体系结构一、CPU的内部逻辑结构（一）CPU的功能：指令控制；操作控制；时序控制；数据加工（二）Intel 8086的内部逻辑结构8086概况：1979年推出，第一代超大规模集成电路（VLSI）微处理器，采用HMOS工艺制造，内含2.9万晶体管。数据总线宽度16位，地址总线宽度20位；可直接寻址空间2201M字节单元；16位数据总线与地址总线复用。采用单一的+5V电源，一相时钟，时钟频率为 5MHz（8086），10MHz（80861），8MHz（80862）。133条指令，指令长度16字节，指令最短执行时间为0.4us（平均0.5us）。*Int

2、el 8088准16位处理器，内部寄存器及内部操作均为16位，外部数据总线8位。8088与8086指令系统完全相同，芯片内部逻辑结构、芯片引脚有个别差异。*1.8086结构框图（编程结构）：见图2.1由两部分组成：总线接口部件BIU(Bus Interface Unit); 执行部件EU(Execution Unit).(1).总线接口部件BIU 组成：4个16位的段寄存器（CS、DS、ES、SS）； 1个16位的指令指针寄存器IP；1个地址加法器； 6个字节的指令队列; 输入/输出控制电路（总线控制逻辑）； 内部暂存器。 BIU的功能：负责与内存或I/O端口传送指令或数据 BIU从内存取指令

3、送到指令队列 当EU执行指令时，BIU要配合EU从指定的内存单元或I/O端口中读取数据，或者把EU的操作结果送到指定的内存单元或I/O端口去。 例如：IN AL,50H;ADD AL,2035H. 第二章：微型计算机体系结构(续)说明(1)传统的CPU执行指令的过程是：取指令执行指令再取指令，串行执行。 8086是把“取指令”和“执行指令”分别由BIU和EU两个部件来完成。当EU正在执行指令时，BIU可以从内存中取出指令字节，放在指令队列中。这样，使得“取指令”和“执行指令”的操作在时间上是并行的。 BIU和EU协调配合，使EU可以连续不停一条接一条地执行事先已进入指令队列中地指令。显然，这种

4、工作方式可以加快程序地执行，提高了CPU地效率。体现了“流水线计算机”（PipeLine Computer）的初步特点。（详见后述）(2)地址加法器用来产生20位的物理地址。一个存储单元具有两种地址属性：物理地址和逻辑地址。物理地址：CPU访问存储器时，在地址总线上实际送出的地址。它的范围（如8086系统）是00000HFFFFFH，即有2201M字节的地址空间。但8086的内部寄存器是16位（地址的宽度大于字长）。显然，不能用16位的寄存器来实现对2201M字节单元的寻址。为此，引入了存储器“分段”的概念，即把1M字节内存空间分成若干段。每段最大可达64K字节可由16位寄存器进行寻址。段的起

5、始地址成为“段基址”，要访问的单元距段基址的距离（字节数）为“偏移量”（Offset）。第二章：微型计算机体系结构(续)段的起始地址偏移量要访问的单元段第二章：微型计算机体系结构(续)程序设计时，使用的是逻辑地址。逻辑地址由“段基址”和“偏移量”构成（均为16位）。“段基址”由段寄存器CS、DS、SS和ES提供；“偏移量”由BX、BP、IP、SP、SI、DI或根据寻址方式计算出的有效地址EA（Effective Address）提供*。注意：每个存储单元有唯一的物理地址，但它却可由不同的“段基址”和“偏移量”组成。例如： 1200H:0345H12345H1100H:1345H12345H 除

6、非专门指定，一般情况下，段在存储器中的分配是由操作系统负责的。寻址方式举例：MOV AX,BX; 源操作数的寻址方式“寄存器间接寻址”MOV AX,BX+SI; 源操作数的寻址方式“基址变址接寻址”第二章：微型计算机体系结构(续)由逻辑地址获得物理地址的计算公式： 物理地址段基值X16+偏移量第二章：微型计算机体系结构(续)例1.设(CS)=4232H ,(IP)=66H第二章：微型计算机体系结构(续)例2. 假设 (DS)2234H ，EA22H 2 2 3 4 00 0 2 22 2 3 6 2）2 2 3 40 0 2 2物理地址段基值偏移量逻辑地址15 015 0第二章：微型计算机体系

7、结构(续)(2)执行单元EU（Execution Unit）组成：ALU（算术逻辑单元）； 通用寄存器组 AX,BX,CX,DX; BP(基址指针寄存器) SP(堆栈指针寄存器) SI(源变址寄存器) DI(目的变址寄存器) 标志寄存器FR 执行部件控制电路功能：负责执行指令第二章：微型计算机体系结构(续)标志寄存器的格式及各位的含义1514131211109876543210OFDFIFTFSFZFAFPFCF状态标志方向标志中断标志跟踪标志Trace Flag控制标志进位标志奇偶标志半进位标志零标志符号标志溢出标志第二章：微型计算机体系结构(续)1. 状态标志：表示前面的操作执行后，算术逻

8、辑部件处于怎样一种状态。例如，是否产生了进位，是否发生了溢出等等。程序中，可以通过对某个状态标志的测试，决定后面的走向及操作。 例如： STATE: IN AL, 0DAH; TEST AL, 02H; JZ STATE零标志ZF（Zero Flag）：若运算结果为0，则ZF1；否则ZF0。例1：MOV AL, 4 SUB AL, 4例2：XOR AX, AX 执行后，ZF也一定为1。这两条指令执行后，ZF1。第二章：微型计算机体系结构(续)进位标志CF（Carry Flag）：它反映：加法时，最高位（字节操作时的D7位，字操作时的D15位）是否有进位产生。减法时，最高位（字节操作时的D7位，

9、字操作时的D15位）是否有借位产生。 例如： MOV AL, 3; SUB AL, 4;执行后，CF1。奇偶标志PF（Parity Flag）：若运算结果低8位中“1”的个数为偶数，则PF1；否则PF0。例：MOV AL, 2 ADD AL, 1 执行后，PF位为1。第二章：微型计算机体系结构(续) 辅助进位标志AF（Auxiliary carrry Flag）：也称“半进位标志”，它反映：加法时，第3位向第4位有进位;减法时，第3位向第4位有借位。 溢出标志OF（Overflow Flag）：若运算过程中发生了“溢出”，则OF1。定义：运算结果超出计算装置所能表示的范围，称为溢出。判断方法之

10、一【逻辑】：溢出最高位进位 V 次高位进位2. 控制标志(3位)：每一位控制标志都对一种特定的功能起控制作用。可以通过专门的指令对其进行“置位”（Set）或“复位”（Reset）。 中断标志IF（Interrupt Enable Flag）：如果IF置“1”，则CPU可以接受可屏蔽中断请求；反之，则CPU不能接受可屏蔽中断请求。 指令系统中有两条专门的指令可以置“1”或置“0” IF标志位： STI 使IF置“1”，即开放中断。 CLI 使IF清“0”，即关闭中断第二章：微型计算机体系结构(续) 方向标志DF（Direction Flag）：用于串操作指令中的地址增量修改（DF0）还是减量修改

11、（DF1）。 STD ， CLD。 跟踪标志TF（Trap Flag）：若TF1，则CPU按跟踪方式（单步方式）执行程序。3.BIU与EU的动作管理（P19） *关于流水线计算机（Pipeline Computer） 这类计算机的结构采用生产上的流水线概念，把每条指令分为若干个顺序的操作，每个操作分别由不同的处理部件实现。这样构成的计算机，可以同时处理若干条指令，对于每个处理部件来讲，每条指令的同类操作（如“取指令”）像流水一样连续被加工处理，这种指令重叠、处理部件连续工作的计算机，称为流水线计算机。 采用流水线方式可以提高计算机的处理速度和提高处理部件的使用效率。第二章：微型计算机体系结构(

12、续) 可见，3条指令共需8个时间单位，即可全部执行完；如果完全串行执行，则需3X618个时间单位。显然，采用“流水线”技术可以显著提高计算机的处理速度。0 1 2 3 4 5 6 7 8 取指 译码 计算EA 取数 执行 存结果取指 译码 计算EA 取数 执行 存结果取指 译码 计算EA 取数 执行 存结果第一条指令第二条指令第三条指令第二章：微型计算机体系结构(续)*“指令流水”是一种实现多条指令重叠执行的重要技术。1990年以后出现的处理器，无论是RISC还是CISC，无一不采用“指令流水”技术。CPU执行指令的过程，可具体分为如下六个步骤：1.取指（fetch）；2.译码（decodin

13、g);3.计算有效地址（EA：Effective Address）；4.取操作数；5.执行6.存储运算结果概括的说，可分为“取指令”和“执行指令”两个步骤。第二章：微型计算机体系结构(续)早期的计算机将这两步采用先后轮流动作（串行），CPU效率较低。在流水线方式下，BIU与EU同时动作（并行）完成指令周期，CPU效率高。取指1取指2取指3执行1执行2执行3取指1执行1取指2取指3执行2执行3取指4 BIUEU第二章：微型计算机体系结构(续)（4）寄存器结构8086系统（80386以上的“实模式”）下，共14个寄存器：AX,BX,CX,DX;SP,BP,SI,DI;CS,DS,SS,ES;IP,

14、FR.Pentium系统下： “Some of the registers in the Pentium”第二章：微型计算机体系结构(续)在8086/8088中，所有的读、写存储器或IO端口的操作全部由总线接口部件来完成。因此，在8086/8088中，将通过所称的“机器周期”叫做“总线周期”。所谓一个总线周期，即BIU与存储器或IO端口进行一次读操作或写操作所需的时间。在8086/8088中，一个基本的总线周期由4个时钟周期组成，如果内存或IO接口速度较慢，来不及响应，则需在T3之后插入1个或几个Tw状态。第二章：微型计算机体系结构(续) T1 T2 T3 Tw T4 TI TI T1 T2

15、T3总线周期空闲周期总线周期空闲周期：只有BIU与内存或I/O端口交换数据，以及填充指令队列时，BIU才执行总线周期。除此之外，既不需要填充指令队列，EU也没有向BIU发出总线周期请求时，系统总线就处于空闲状态，进入空闲周期，空闲周期由一个或几个Ti状态组成。第二章：微型计算机体系结构(续)二、CPU（8086）的引脚信号和工作模式（一）最小模式和最大模式 最小模式，也称“单处理器系统”，即在系统中只有一个8086处理器，全部的系统总线信号均由8086直接产生。 总线控制逻辑减到最少，故称最小模式。 最大模式，也称“多处理器系统”，即系统中包含两个或多个处理器，其中一个为主处理器（8086），

16、其他的处理器为“协处理器”（COProcessor）通常，和8086配合使用的协处理器有两个：一个是数值运算协处理器8087，一个是输入/输出协处理器8089。第二章：微型计算机体系结构(续)（二）CPU的引脚信号和功能Ready：准备好信号，输入 T1 T2 T3 Tw T4CLKREADY第二章：微型计算机体系结构(续)TEST：测试信号，输入，低电平有效。在多处理器环境中，例如具有协处理器8087的系统中，将8087的“BUSY”接至主处理器8086的TEST，每当8086执行WAIT指令时，反复采样TEST信号，直至TEST变为低电平，8086才脱离等待状态，继续执行下一条指令。TES

17、T信号是为WAIT指令而设计的。80868087TESTBUSY+5V*8087Math. CO-Processor第二章：微型计算机体系结构(续)BHE/S7：高8位数据允许/状态（BUS High Enable/Status）复用引脚8086有16条数据线，可用低8位传送一个字节，也可用高8位传送一个字节，还可用高8位和低8位一起传送一个字（16位）。BHE就是用来区分这几类传输的，详见P23表22INTR：可屏蔽（Maskable）中断请求信号，输入，高电平有效。INTA：中断响应信号，输出，低电平有效。CPU在每条指令的最后一个时钟周期采样INTR信号，若发现INTR信号有效（为高电平

18、），并且中断允许标志IF=1时，CPU就会在结束当前指令后，响应中断请求，进入中断响应周期。其间，将通过INTA引脚向发出请求信号的设备（中断源）发出中断响应信号。第二章：微型计算机体系结构(续)NMI(Non-Maskable Interrupt request):非屏蔽中断请求信号，输入，正跳变有效。“不受IF的影响”。 WR:写信号，输出，三态，低电平有效； RD: 读信号，输出，三态，低电平有效。 当读信号（或写信号）有效时，表示CPU正在进行读(或写)存储器或IO端口的操作。究竟是读(或写)存储器还是IO端口，由CPU输出的另一个专门信号M/IO决定。M/IO(Memory / IO

19、):访问存储器或IO端口信号，输出，三态。为高电平时，表示CPU当前正在访问存储器 第二章：微型计算机体系结构(续)HOLD(Hold request):总线请求，输出，高电平有效。HLDA(Hold Acknowledge):总线请求响应，输出，高电平有效。 T1 T2 T3 T4CLKHOLDHODAAD15AD0 , A19/S6A16/S3CPU放弃三态WR,RD,总线控制权第二章：微型计算机体系结构(续)CPU在每个时钟周期的上升沿采样HOLD，如果允许让出总线，就在当前总线周期完成时(T4状态)，从HLDA引脚发出一个回答信号，对HOLD请求发出响应。同时，CPU使地址/数据总线和

20、有关控制信号线进入高阻状态(第三态)放弃总线控制权。另一方面，总线请求部件(如DMAC)收到有效HLDA信号后，就获得了总线控制权。在此期间，HOLD和HLDA都保持高电平，在总线占有部件(当前总线主)用完总线之后，将把HOLD信号变为低电平，表示现在放弃对总线的占用。CPU收到低电平的HOLD之后，它将HLDA变为低电平。从此，CPU又获得了总线控制权。 第二章：微型计算机体系结构(续)ALE(Address latch Enable):地址锁存允许信号，输出，高电平有效。 由于8086/8088的一部分地址线和数据线采用分时复用。在一个总线周期内总线上先传送地址，接着传送数据。但在一般情况

21、下，存储器或I/O接口电路，要求在整个总线周期内保持稳定的地址信息。这样，就需要将这些地址信息保存起来。 与8086/8088配套的锁存器电路为8282/8283,用ALE做锁存允许信号。(见P34图2.12) *Intel 8282(8位锁存器)的封装外型与内部结构(图2.13)第二章：微型计算机体系结构(续)第二章：微型计算机体系结构(续)DEN(Data Enable):数据允许，输出，三态，低电平有效。作为总线收发器(8286/8287数据总线驱动器)的控制信号。DT/R(Data Transmit/Receive)：数据发送/接收控制，输出，三态。其作用和用法如图2.15，2.16所

22、示。 *Intel 8286 /8287 8位双向总线驱动器。 SS0:状态信号，输出，三态。 注意： SS0是对8080而言；而对于8086，这个引脚为BHE/S7;对于8088，SS0和M/IO,DT/R的8种状态编码(000111)输出表示不同的总线周期状态(中断响应，读I/O端口，写I/O端口，读内存，写内存等)。MN/MX:最小/最大模式控制信号 第二章：微型计算机体系结构(续)数据存储器(Data Latch)QQ选通数据输入(D)选通DQ1100010101保持原状表83 数据锁存器的真值表第二章：微型计算机体系结构(续)图8.7 锁存器的应用t0t1t2图8.6 锁存器工作时间

23、图输入D选通输出QQ跟随D保持t2时D的锁存值D0D1D n-1Q n-1Q1Q0选通n位数据总线第二章：微型计算机体系结构(续)(三)8086最小模式的典型配置（图2.12）（1）MN/MX接+5V，决定8086工作于最小模式；（2）3片8282作地址锁存器；（3）2片8286作总线收发器；（4）1片8284作时钟发生器 (四)8086/8088几个引脚说明（最大模式） MN/MX接地，使8086/8088工作于最大模式。在最大模式下，第2431引脚与最小模式不同。QS1,QS0 的状态编码提供了前一个时钟周期中指令队列状态，以便于外部(如8087)对 8086/8088内部指令队列的动作跟

24、踪。S2 ，S1，S0 （Bus Cycle Status)总线周期状态。 S2 ，S1，S0送入8288（总线控制器）的对应输入端（见图2.18） 8288利用S2 ，S1，S0 及有关的信号组合，产生访问存储器或IO接口的控制信号（MRDC, MWTC, IORC, IOWC)及其他控制信号（如INTA, DT/R, DEN, ALE) 送8286送8259送8282第二章：微型计算机体系结构(续)三.存储器结构1.8086系统中的存储器采用奇、偶分体结构： 将1M字节的存储空间分成两个512K的存储体，一个叫奇体，一个叫偶体。 D7-D0 D15-D8D7-D0 奇 体 SEL A18-

25、A0D15-D8 偶 体 SEL A18-A0BHEA0A19 -A1第二章：微型计算机体系结构(续)偶体固定与低8位数据总线（ D7-D0 ）相连；奇体固定与高8位数据总线（ D15-D8 ）相连；BHE有效（为0）选中奇体，A0有效（为0），选中偶体；为什么采用这种奇偶分体结构？（习题7）访问“对准字”，只需一个总线周期；访问“非对准字”，需两个总线周期*对准伪操作“EVEN” 对于字数组，为保证其从偶地址开始，可在它面前用EVEN伪操作来达到这一目的，形如： DATA-SEG SEGMENT EVEN WORD-ARRAY DW 100 DUP(?) DATA-SEG ENDS2. 8088系统中的存储器结构（P32 图2.11）第二章：微型计算机体系结构(续)四. CPU的操作和时序1.指令周期，机器周期与时钟周期的基本概念（P43）* 在微机领域中，称“机器周期”为“总线周期”BIU完成一次访问存储器操作所需要的时间。机器周期 机器周期机器周期指令周期M1(Machine Cycle) (取指）M2(读存储器) M3(写存储器)