数字逻辑电路与系统设计习题答案

1、第 1 章习题及解答将下列二进制数转换为等值的十进制数。1010 TOC o 1-5 h z （ 1 ）（ 11011 ）2（ 3）（ 1101101） 2（ 5 ）（） 2（ 7 ）（） 2题 解：（ 1 ）（ 11011 ） 2 =（ 27） 10（3）（ 1101101 ） 2 =（ 109） 10（ 5 ）（）2 = （） 10 TOC o 1-5 h z （ 7 ）（）2=（）10（ 2 ）（）2（ 4 ）（）2（ 6）（）2（ 8）（）2（ 2）（）2=（ 151）（ 4）（）2=（ 255）6） （）2 =（）10（ 8 ）（）2 =（） 10将下列二进制数转换为等值的十六进制数

2、和八进制数。（1010111） 2（2）（ 1） 23 ）（） 2（ 4） （） 2题 解：（1010111） 2 =（57） 16 =（127） 8（0） 2 =（ 19A） 16 =（632） 8（ 3 ）（）2 =（） 16 =（） 8（）2 =（ 2C.61 ） 16 =（）8将下列十进制数表示为8421BC加。2 ） （） 101 ）（43） 10（） 10（ 4） （） 10题 解：（43） 10 =（01000011 ） 8421BCD（） 10=（.00010010 ） 8421BCD3）10=（）8421BCD(4)()io二(.0001 ) 8421BCD将下列有符号的十进

3、制数表示成补码形式的有符号二进制数。(1)+13(2) - 9(3) +3(4) - 8题解：(1)+13 = (01101) 2(2)-9= (10111) 2(3)+3 = (00011) 2(4) - 8 = (11000) 2用真值表证明下列各式相等。(1) AB B AB A B A B C AB ACABCA B CAB AC AB AC题解：(1)证明ABBABABABABBABA B0000011110111111证明 A B C AB ACABCA B CAB AC0000000100010000110010000(1) F AB AC BC ACD(1) F AB AC B

4、C ACD(3)(4)101111101111100证明AB C ABCABCAB CABC0001100100010110110010000101001101111100证明 AB AC AB AC ABCAB ACAB AC0001100100010110110010011101111100011100用逻辑代数公式将下列逻辑函数化成最简与或表达式。F A AC A CD DF BD D D B C AD BF ABC AD BCD F AC BC B A Cf ABBC题解：F AB AC BC ACD A BCF A AC A CD D A CDF BD D D B C AD B D

5、AB BCF ABC AD BCD ABC DFAC BC BAC ACBCAC(6)FABBCAB BCAC或AB BC用卡诺图将下列逻辑函数化成最简与或表达式。FF AC ABF A,B,CF A,B,C,DF A,B,C, DF A,B,C,D题解：A B CD ABC ACD 且 AB CD 0且A, B,C不能同时为0或同时为1m 3,5,6,7 d 2,4m 0,4,6,8,13 d 1,2,3,9,10,11m 0,1,8,10 d 2,3,4,5,11m 3,5,8,9,10,12d 0,1,2,13F A BCD ABC ACD 且 AB CD 0F B AD ACF AC

6、AB 且A, B,C不能同时为0或同时为1(3)(4)(5)A,B,CA,B,C,DAD ACDA,B,C,DBD ABm 3,5,6,7m 0,4,6,8,13m 0,1,8,10d 2,4d 1,2,3,9,10,11d 2,3,4,5,11或 F BD ACd 0,1,2,13(6) F A,B,C,Dm 3,5,8,9,10,12F BD AB CD AC将下列逻辑函数化简为或非一或非式。(1) F ABC BC(2)F ACA B CAB CF ABC BC D AbdF(A,B,C,D)m 0,2,3,8,9,10,11,13题解：F ABC BCFBCACB C 或F B C B

7、 C A B(2)F ACA B CAB CFBCACABCF A,B,C,D m 0,1,8,9,10FBCDACF(A,B,C,D)m 0,2,3,8,9,10,11,13F ACD B C B D第2章习题及解答判断图所示电路中各三极管的工作状态，并求出基极和集电极的电流及电压。题解:(a)三极管为放大状态；设 VCES 0.3V有:.6 0.7I B0.106mA500.106 50 5.3mAVB 0.7V6.7V(b)三极管为饱和状态;VB0.7VVces0.3VI B 6 0.7 0.177mA306 0.3 .门 a1.9mA3试画出图中各门电路的输出波形，输入B的波形如图中所

8、示。F2F3ABABAB0=TB题解:指出图中各TTL门电路的输出为什么状态（高电、低电平或高阻态）题解:Fi 0； F2 1； F31； F40；F5为高阻；F6为高阻；F71； F80。在图各电路中，每个输入端应怎样连接，才能得到所示的输出逻辑表达式。题解:试写出图所示CMOSI路的输出逻辑表达式。(a)(b)题解:F1 AB A-B ； F2AB A-B试写出图中各 NMO$电路的输出逻辑表达式。题解：F1 AO B ; F2 ABC ； F3 E B D A C E AB CD试说明下列各种门电路中哪些可以将输出端并联使用(输入端的状态不一定相同)。(1)具有推拉式输出级的 TTL电路

9、；(2)TTL 电路的 0C 0 ；(3)TTL电路的三态输出门；(4)普通的CMOS1;(5)漏极开路输出的 CMOS1;(6)CMOS电路的三态输出门。题解：、(4)不可以；(2)、(3)、(5)、(6)可以。第3章习题及解答分析图所示电路的逻辑功能，写出输出逻辑表达式， 列出真值表，说明电路完成何种逻辑功台匕 目匕。1AFB图题 解：根据题意可写出输出逻辑表达式,并列写真值表为:F AB AB该电路完成同或功能3.2分析图所示电路的逻辑功能，写出输ABF001010100111表达式，列出真值表，说明电路完成图A B C出Fi和F2的逻辑什么逻辑功能。Fi题 解：根据题意可写出输出逻辑表

10、达式为:F1 A B C F2 AB BC AC列写真值表为:ABCF1F20000000110010100110110010101011100111111该电路构成了一个全加器。写出图所示电路的逻辑函数表达式，其中以S3、S2、Si、So作为控制信号，A, B作为数据输入，列表说明输出 Y在S3So作用下与A、B的关系。Sj S351 口图题 解：由逻辑图可写出 Y的逻辑表达式为：Y S3AB S2AB 6百 S0B A图中的S3、&、Si、So作为控制信号，用以选通待传送数据A、B,两类信号作用不同,分析中应区别开来，否则得不出正确结果。由于 与、及、S、&共有16种取值组合,因此输出Y和

11、A、B之间应有16种函数关系。列表如下:是羯功能| 0Y注我功能0 0 Q CIA等河函第L 00 0I AB禁止上喝电0 0 0 1A+ B底函装1 c n 1ar异忒声低0 0 L 04 +后出粕福数10 10i m者H函敷。R 1】1/i活及10 11AB与非函数0 10 0AB号函数11 1 0Q0耳Q褊的0 10 1善甘诺整110 1AB禁止H函数0 3 10A-sa同小函呼L1 ,1 0A+D或非函敷0 1 1 J比较函数UnX音八星数设计一个含三台设备工作的故障显示器。要求如下：三台设备都正常工作时，绿灯亮；仅一台设备发生故障时，黄灯亮；两台或两台以上设备同时发生故障时，红灯亮。

12、题解：设三台设备为 A、B、C,正常工作时为1,出现故障时为0;F1为绿灯、F2为黄灯、F3为红灯，灯亮为1,灯灭为0。根据题意可列写真值表为：ABCF1F2F3000001001001010001011010100001101010110010111100求得F1、F2、F3的逻辑表达式分别为：F ABC; F ABC ABC ABC; F AB BC AC123根据逻辑表达式可画出电路图（图略）。设计一个组合逻辑电路， 该电路有三个输入信号 ABC三个输出信号XYZ,输入和输出信号均代表一个三位的二进制数。电路完成如下功能：当输入信号的数值为 0, 1, 2, 3时，输出是一个比输入大 1

13、的数值;当输入信号的数值为 4, 5, 6, 7时，输出是一个比输入小 1的数值。题解：根据题意可列写真值表为：ABCXYZ000001001010010011011100100011101100110101111110写出逻辑表达式为：X AB BC AC Y A B C Z C根据逻辑表达式可画出电路图（图略）。试用与非门设计一个组合电路，该电路的输入X及输出Y均为三位二进制数，要求：当 0WXW3 时，丫=为当 4WXW 6 时，Y=X+1,且 X 6。题 解：因为x和丫均为三位二进制数，所以设 x为X2x1x0, 丫为y2 yly0,其中x2和y2为高位。根据题意可以列写真值表如下：X

14、2X1X0y2y1y。000000001001010010011011i。i。ii。iii。ii。iiiiiiXXX化简后得到Y2YW0分别为 TOC o 1-5 h z y2X2yiXiX2X0V。X2 XoX2 Xo因为要用与非门电路实现，所以将y2yly。写成与非一与非式:y2X2yiXiX2X0Xi X2X0y。X2 X。X2 X。X。X2X0 X2 X2X0根据逻辑表达式可回出电路图（图略）设A和B分别为一个2位二进制数，试用门电路设计一个可以实现Y=AX B的算术运算电路。题 解：根据题意设 A=aa0;B=b ibo；Y=y 3y2yiy。,列出真值表为aia。biboy3y2y

15、iy。aa。biboy3y2yiy。i。i。i。i。i。i。i。i。i。ii。i。ii。ii。i。ii。i。i。iii。i。ii。ii。i。iii。ii。iii。iiiiiii。i分别求出y3,y 2,y i,y 0的表达式为:Yaaa0bib0V2aba0b0Yiahaobiabiab0y0a0b0根据逻辑表达式可回出电路图(图略)。判断逻辑函数F ABd BD ABC ABC ,当输入变量ABCD按01101100,11111010,00110110变化时，是否存在静态功能冒险。题解:画出逻辑函数F的卡诺图如图所示:(1)可以看出当输入变量 ABCD从0110变化到1100时会经历两条途径

16、，即0和0,由于变化前、后稳态输出相同，都为 1,而且对应中间状态的输出也为1,故此变化不存在静态功能冒险。(2)同理从1111到1010经历的两条途径存在1冒险；而不存在静态功能冒险。(3)从0011到0110经历的两条途径 0010和0010,都会产生0冒险。第4章习题及解答用门电路设计一个 4线一2线二进制优先编码器。编码器输入为A3A2吊1入0,入3优先级最高，A0优先级最低，输入信号低电平有效。输出为 Y1Y0,反码输出。电路要求加G输出端，以指示最低优先级信号A0输入有效。题 解：根据题意，可列出真值表，求表达式,回出电路图。其真值表、表达式和电路图如图题解所示。由真值表可知G入3

17、 A2A1A0。A3 A2A1A0Y1 Y0 G0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 00 0 00 0 00 0 00 0 00 0 00 0 00 0 00 1 00 1 00 1 00 1 01001 0 0111110Y0A3 A2A3 A1A3A2A1A0(a)真值表(b)求输出表达式图题解4.1(c)编码器电路图试用3线一8线译码器74138扩展为5线32线译码器。译码器 74138逻辑符号

18、如图a)所示。题 解：5线32线译码器电路如图题解所示。题解：由题图可得:BIN/OCTAo Ai A2A3A4ENGiG2AG2AG2B . G1G2BG1YoENBIN/OCTENY Y15BIN/OCTENBIN/OCTENS-16Y23Y Y24图题解4.374138功能表如表所示。写出图所示电路输出 Fi和F2的最简逻辑表达式。译码器BIN/OCTEN1& .2345674138图 P4.5Fi(C,B,A)m(0,2,4,6) AF2(C,B,A)m(1,3,5,7)A试用一片4线一16线译码器74154和与非门设计能将 8421BC加转换为格雷码的代码转换器。译码器74154的逻

19、辑符号如图所示。解：设4位二进制码为B3B2B1B0, 4位格雷码为R3R2RR0。根据两码之间的关系可得:R3(B3，B2，B1，B0)R2(B3,B2,B1,B0)R1(B3,B2,B1,Bo)Ro(B3,B2,B1,Bo)m(8 15) B3m(411) m4 m5 m6 m7 m8 m9 m10 m11m(25,1013) m2 m3 m4 m5 m1om11m12 ml3m(1,2,5,6,9,10,13,14)m1 m2 m5 m6m9 m10m13m14则将译码器74154使能端均接低电平，码输入端从高位到低位分别接B3、B2、B1、B0 ,根 据上述表达式，在译码器后加3个8输

20、入端与非门，可得R2、R、R0, R3可直接输出。(图 略)试用8选1数据选择器74151实现下列逻辑函数。74151逻辑符号如图(a)所示。 F(A,B,C) m(2,4,5,7) F(A,B,C) M (0,6,7) F(A,B,C) (A b)(B C)(4) F(A,B,C,D) bc acd acd Abcd abcd F(A,B,C,D) m(0,2,3,5,6,7,8,9)d(10： 15)题解：如将A、B、C按高低位顺序分别连接到数据选择器74151的地址码输入端，将数据选择器的输出彳为函数值 F。则对各题，数据选择器的数据输入端信号分别为：(注意，数据选择器的选通控制端 ST

21、必须接有效电平，图略) TOC o 1-5 h z DoDiD3D60,D2D4D5D71DoD6D70, D1D2D3D4D51DoD2D3D60,D1D4D5D71DoD5 D, DiD4D,D2D6 1,D3D70DoD,D2 D,DiD3D41, D5D6D70或 1图为4线-2线优先编码器逻辑符号，其功能见图（a）真值表。试用两个 4线-2线优先编码器、两个2选1数据选择器和一个非门和一个与门，设计一个带无信号编码输入标志的8线-3线优先编码器。题解：由图（a）真值表可见，当编码器无信号输入时，E0 1,因此可以利用 E0的状态来判断扩展电路中哪一个芯片有编码信号输入。所设计电路如图

22、题解所示，由电路可见,当高位编码器（2）的EO 0时，表示高位编码器（2）有编码信号输入，故选通数据选择器的0通道，将高位编码器（2）的码送到YYo端；当高位编码器（2）的EO 1时，表示高位编码器（2）无编码信号输入，而低位编码器（1）有可能有编码信号输入，也可能无编码信号输入，则将低位编码器（1）的码送到YY0端（当无编码信号输入输入时,YY。00）。编码器输出的最高位码，由高位编码器（2）的EO信号取反获得。由电路可见，EOy 1表示无编码信号输入。EOy丫0YX。X1X2X3X4X5X6X7图题解4.11试用一片3线一8线译码器74138和两个与非门实现一位全加器。译码器74138功能

23、表如表所示。题解：全加器的输出逻辑表达式为:S(A,Bi,Gi) (AH ABi)Gi (AB； ABi)Cm(1,2,4,7)G(A,B,Gi) (AB A)Cii ABim(3,5,6,7)式中，A、Bi为两本位加数，G 1为低位向本位的进位，S为本位和，Ci为本位向高位的进位。根据表达式，所设计电路如图题解所示。图题解4.13siCi4.15 写出图所小电路的输出最小项之和表达式。a b1F(a,b,c,d)图 P4.15题解：S (ab ab)CI (ab ab)0T ab abCO(abab)CIaba bab =a bD0 S CO (ab ab) (a b ab)D1可 D2CO

24、 D3COF(a,b,c,d) m(1,3,5,6,9,10,12,14)试完善图所示电路设计，使电路输出为带符号的二进制原码。题解：由于加减器的输入均为二进制正数，所以，当 S 1电路作加法时，输出一定为正，这时图中的C4表示进位。当S 0时，电路作减法运算，电路实现（P）2 （Q）2功能。由例分析可知，当（P）2（Q）20时，C41 ,电路输出Y4Y3Y2Y1即为原码；当（P）2（Q）20时，C40,应将电路输出Y4YY2Y取码，使其成为原码。设电路符号位为F ,进位位为Z5,可写出F和Y5的表达式为F SC4, Y5 SC40当F 1时，须对Y4YY2Y1取码。所设计电路如图题解所示。Q

25、iQ2Q3Q4PiP2P3P4T J一 I1EN MUXG1017415774837483乙乙Z乙4F图题解4.17*试用两片4位二进制加法器 7483和门电路设计一个 8421BC加减法器，要求电路输出为带符号的二进制原码。7483的逻辑符号如图（b）所示。（提示：BCD码减法和二进制减法类似，也是用补码相加的方法实现，但这里的补码应是10的补，而不是2的补。求补电路可用门电路实现）题解：（解题思路）首先利用两片4位二进制加法器7483和门电路设计一个 BC加加法器（见例）。由于用加法器实现减法运算，须对输入的减数取10的补，另外，还须根据 BC加加法器的进位信号的状态来决定是否对BC加加法

26、器输出信号进行取补。所设计的电路框如图题解所示。图中，A为被减数，B为减数，Y为差的原码，G为符号位。com10s为求10的补码电路，该电路可根据 10的补码定义，通过列真值表，求逻辑表达式，然后用门电路或中规模组合电路（如译码器）实现。 bcdsum为BCD码加法器，可利用例结果，也可自行设计。selcom10s为判断求补电路，当 bcdsum输出进位信号 C为1时，表示结果为正，Y S ;当C为0时，表示结果为负，Y应是S的10的补码，利用com10s电路和数据选择器，很容易完成该电路设计。（电路详解略）图题解4.19试用一片双4选1数据选择器74HC4539和一片3线-8线译码器7413

27、8构成一个3位并行数码比较器。要求：电路输入为两个 3位二进制数，输出为1位，当输入两数相同时，输出为0,不同时输出为1。数据选择器74HC4539功能表见图（b）所示，译码器74138 功能表如表所示。题解：首先将双4选1数据选择器74HC4539连接成8选1数据选择器，如图所示。 8选1数据选择器和 3线-8线译码器 74138构成的并行数码比较器如图题解所示。图中，A &AAo和B B2B1B0为两个需比较的二进制数，A被加到数据选择器的地址输入端，B被加到译码器的输入端，容易看出，当A2A1A0 B2B1B0时，数据选择器的输出 F 0;当 A2AA0 B2B1B0时，F 1。0 12

28、 AAA0 12 BDMB101122434&5EN67BIN/OCT01Y234567图题解4.23试用一片4位数值比较器74HC85构成一个数值范围指示器，其输入变量ABC时8421BCD码，用以表示一位十进制数 X。当X 5时，该指示器输出为1。否则输出为0。74HC85 功能表如表所示。题解：该题最简单的解法是利用 4位数值比较器74HC85将输入的8421BCD码与4比较，电 路图如图题解所示。0 01 0.F图题解4.25试用4位数值比较器74HC85和逻辑门，设计一个能同时对 3个4位二进制数进行比较的数值比较器，使该比较器的输出满足下列真值表要求(设3个二进制分别为：X (X3

29、X2XiX0)2, Y (y3y2丫1丫0)2, Z (Z3Z2ZlZ0)2。74HC85功能表如表所示。表 P4.27条件f。f1f2f3f4f5f6f7X Y Z10000000X Z Y01000000Y X Z00100000Y Z X00010000Z X Y00001000Z Y X00000100X Y Z00000010其它情况00000001题解：首先用3个数值比较器74HC85分别完成X和Y、X和Z、Y和Z之间的比较，比较的结果有3组，分别是F(X Y)，F(X Y)，F(X Y)，F(X Z)，F(X Z)， F(X Z)， F(Y Z)，F(Y Z)， F(Y Z)利用

30、这3组结果，根据题目要求，力口 8个门电路，可完成电路设计。电路图如图题解所示。fof6&0Z3一01一0y3 y0Z3Z0X3X0y3y。AB A=B ABA=BAB AB A=B AB A=BB AB A=B ABA=BB A 010 011图题解(4)卜图是某时序电路的状态图，该电路是由两个D触发器FF1和FF。组成的，试求出这两个触发器的输入信号 Di和D0的表达式。图中 A为输入变量。图题解:Q QoA 00 01 11 10图题解时，计数器做加法计数；当 X=1时,题解：由题意可得如下的状态图和状态表：Q&Qg川o/u yv 3入 y.，_ H1 wD061 2（四分离Qn 1、Q

31、； 1、Q的卡诺图,计数器做减法计数。XQ3Q；区er1 er1 sr10000001000101000100110011100010010101010000110XXx0111XXX1000101100100010100011011010110001111011001110XXX1111XXXxxD1所以，这两个触发器的输入信号D和6的表达式分别为:n nDAQQ0D0AQ；AQ01试用JK触发器和少量门设计一个模6可逆同步计数器。计数器受X输入信号控制，当X=000011110coio000口0X位0C百X00001_ n 1Q2co0110w Q1 1110_ n 1Q1Q2nXQinQ

32、；X Q： QnXQ0nXQ；q；QinxqnqO1xqMQinXQ；XQ01 QinQdQd所以,J2n nXQ1Q0XQinQ；K2XQoXQonXQnJ1Jon n n -nXQ2QO1XQnQoKo 1K1XQnXQonXQ01电路能自启动。（图略）注：答案不唯一第6章题解:试用4个带异步清零和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余3BCD码计数器。题 解：余3BCD码计数器计数规则为：0011 0100一一 11000011 一，由于采用异步清零和置数，故计数器应在 1101时产生清零和置数信号，所设计的电路如图题解所示。3CLK图题解6.1试用D触发器和门电路设计

33、一个同步4位格雷码计数器。题 解：根据格雷码计数规则，计数器的状态方程和驱动方程为QD3 Q3100n Q；Q1n Q； Q；1 Q0nQ21D2 Q；Qn QnQln Q3nQinQ01Qin 1Di QinQ0n Q31Q2Qo QnQnQ；Q11Do QnQnQ1n QnQ2101n q310210n QJQnQn按方程画出电路图即可，图略。6.5试用4位同步二进制计数器 74163实现十二进制计数器。74163功能表如表所示。题 解：可采取同步清零法实现。电路如图题解所示。图题解6.5试用4位同步二进制计数器 74163和门电路设计一个编码可控计数器，当输入控制变量M=0时，电路为84

34、21BC加十进制方十数器,M=1时电路为5421BC加十进制方十数器,5421BCD 码计数器状态图如下图所示。74163功能表如表所示。Q3Q2Q1Q00000 0001 0010 0011 0100tL1100 101110101001 1000图 P 6.7题 解：实现8421BCD码计数器，可采取同步清零法；5421BC加计数器可采取置数法实现， 分析5421BCCO十数规则可知，当 Q2 1时需置数，应置入的数为：D3D2D1D0 Q3000 0加入控制信号 M,即可完成电路设计。电路如图题解所示。0001CLKM图题解6.76.9试用同步十进制计数器74160和必要的门电路设计一个

35、365进制计数器。要求各位之间为十进制关系。74160功能表如表所示。题 解：用3片74160构成3位十进制计数器，通过反馈置数法，完成365进制计数器设计。电路如图题解所示。图题解6.9图所示电路是用二一十进制优先编码器74147和同步十进制计数器 74160组成的可控制分频器。已知 CLK端输入脉冲的频率为 10KHz，试说明当输入控制信号A, B, C, D,E, F, G H, I分别为低电平时，Y端输出的脉冲频率各为多少。优先编码器 74147功能表如表所示，74160功能表如表所示。CLKA B C DE F G HIHPRI /BCD7414711 a 22 A 34 x 48

36、56789Do D1 D2 D3TC=9ENT CTR DIV 10ENP 74160 LDCCLR图 P6.1110题 解：当A 0时，74160构成模9计数器，Y端输出频率为 一 KHz;9当B0时，74160构成模8计数器，Y端输出频率为7KHz;当C0时，74160构成模7计数器，Y端输出频率为107KHz;当D0时，74160构成模6计数器，Y端输出频率为106KHz;当E0时，74160构成模5计数器，Y端输出频率为105KHz;当F0时，74160构成模4计数器，Y端输出频率为104KHz;当G0时，74160构成模3计数器，Y端输出频率为103KHz;当H0时,74160构成模

37、2计数器，Y端输出频率为102KHz;当I0时，74160循环置9, Y端输出频率为0Hz;试用D触发器、与非门和一个 2线一4线译码器设计一个 4位多功能移位寄存器，移位寄存器的功能表如图所示。SaSb功能00右移01左移10同步清零11同步置数图 P6.13题 解：以i单元示意（左侧为i-1单元，右侧为i+1单元），示意图如图题解所示。Qi图题解6.13参照串行累加器示意图(见图)，试用4片移位寄存器79194、一个全加器和一个 D触发器 设计一个8位累加器，说明累加器的工作过程，画出逻辑图。移位寄存器79194功能表如表所示。题 解：8位串行累加器电路如图题解所示。累加器的工作过程为：首

38、先通过清零信号使累加器清零，然后使SaSb 11,电路进入置数状态，这时可将第一组数送到并行数据输入端，在CLK脉冲作用下，将数据存入右侧输入寄存器中。其后，使电路改变成右移状态(SaSb 01),在连续8个CLK脉冲作用后，输入寄存器中的数据将传递到左侧输出寄存器中。接着可并行输入第2组数据，连续8个CLK移位脉冲作用后，输出寄存器的数据将是 前两组数据之和。以此往复，实现累加功能。并行输出 高4位串行输出并行输出 低4位试用移位寄存器79194和少量门设计一个能产生序列信号为00001101的移存型序列信号发生器。移位寄存器 79194功能表如表所示。题解:(1)电路按下列状态变换(Q0Q

39、1Q2Q3):0000一 0001 0011 0110 1101 1010 0100 1000 0000(2)使74194工作在左移状态(Sa= 1 , Sb= 0)若考虑自启动，DSL Q0Q1Q2 Q0Q2Q3 (结果不唯一)，电路图如图题解所示。101CLKCLRD srD 0D1 D2D3 DslSbSaCSRG474194Q1 QQ3l1,图题解6.17试分析图所示电路，画出完整状态转换图，说明这是几进制计数器，能否自启动移位寄存器79194功能表如表所示。题 解：状态转换图如图题解所示。可见，这是一个能自启动的模7计数器。Q0Q1Q2Q30010 - 100101000000 -

40、1000 - 1100 - 1110 0001 - 0011 - 0111 - 11111101 -1010- 01010110M011图题解6.19CLK输入图 P6.18图 P6.19110CLK习题若某存储器的容量为 1Mx 4位，则该存储器的地址线、数据线各有多少条题解：该存储器的地址线有10条，数据线有2条。某计算机的内存储器有 32位地址线、32位并行数据输入、输出线，求该计算机内存的最大容量是多少题解：该计算机内存的最大容量是 232X 32位。已知ROM勺数据表如表所示，若将地址输入A3、A、A1和A作为3个输入逻辑变量，将数据出F3、F2、F1和F0作为函数输出，试写出输出与

41、输入间的逻辑函数式。表AA2A1AF3F2F1F000000000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000题解：F3m(815) AF2m(411) A3A2 A3 A2 A AF1m(25,1013) A2 A A2AA2 AFim(125,6,9,10,13,14) A4 AA)AiA请用容量为1KX 4位的Intel2114 芯片成4Kx 4位的RAM要求画出电路图。题解:I/01 I/02

42、 I/03 I/04图题解已知4输入4输出的可编程逻辑阵列器件的逻辑图如图所示，请写出其逻辑函数输出表达式。图题解:FoAo AAo AiFiF2A1A2A2 A3A1A2A2 A3A3假设GAL器件的结构控制字取值分别为：SYN 1, AC00, AC1(n)XOR(n) 0,请画出OLMC(n)的等效电路图。题解:当GAL器件的结构控制字取值分别为:SYN 1, AC。0, AC1(n)XOR(n) 0时，画出OLMC：作在纯组合输出模式，低电平输出有效，其等效电路如CK图题解所示。OE自门列来与阵EN1来自邻级 输出(m)n/ICKOE图题解请问CPLD的基本结构包括哪几部分各部分的功能

43、是什么 题解：CPLD产品种类和型号繁多，虽然它们的具体结构形式各不相同，但基本结构都由若干个可编程的逻辑模块、输入/输出模块和一些可编程的内部连线阵列组成。如Lattice 公司生产的在系统可编程器件ispLSI1032 ,主要由全局布线区(GRP、通用逻辑模块(GLB、输入/输出单元(IOC)、输出布线区(ORP和时钟分配网络(CDN构成。全局布线区GRPfi于器件的中心，它将通用逻辑块GLB的输出信号或I/O单元的输入信号连接到 GLB的输入端。通用逻辑块 GLB位于全局布线区 GRPW四周，每个GLB 相当于一个GAL器件。输入/输出单元IOC位于器件的最外层，它可编程为输入、输出和双

44、向输入/输出模式。输出布线区OR幅介于GLB和IOC之间的可编程互连阵列J,以连接GLB输出到IOC。时钟分配网络 CDNIT生5个全局时钟信号，以分配给GLB和IOC 使用。若用XC4000系列的FPGAm牛实现4线-16线译码器，请问最少需占用几个CLB题解：最少需占用8个CLR第一个CLB可以完成任意两个独立 4变量逻辑函数或任意一个 5变量逻辑函数，产 生两个输出。而4线-16线译码器由4个输入变量产生16个输出变量，那么 8个CLB 的G F组合逻辑函数发生器的输入端均共用译码器的4个输入变量，而每个CLB则分别完成译码器的16个输出变量中的2个输出。具体实现如图题解。第8章习题及解

45、答在图（a）用5G555定时器接成的施密特触发电路中，试问:（1）当 Vcc12V时，而且没有外接控制电压时,Vt+、Vt-和Vt各为多少伏当Vcc10V时，控制电压Vco 6V时，Vt+、Vt-和Vt各为多少伏题解：VT2-Vcc 8V ,Vt3VTVco 6V，Vt1-Vcc4V1Vco3V2VT VTVT4V ；Vt Vt Vt3V。图（a）为由5G555构成的单稳态触发电路，若已知输入信号 V的波形如图（b）所示，电路在t=0时刻处于稳态。（1）根据输入信号 Vi的波形图定性画出 VC和输出电压VO对应的波形。（2）如在5G555定时器的5脚和1脚间并接一只10K的电阻，试说明输出波形会发生怎样的变化Vcc(15V)Vi(a)0.01(b)题解：（1）对应的波形如图题解（a）所示。V * 15VOOVOOVc A 10V图题解（a）（2）如在5G555定时器的5脚和1脚间并接一只10K的电阻，则输出脉冲宽度tW1等于11电容电压从0上升到2Vcc 2 15V=7.5V所需时间，因此输出脉冲宽度tw1要比图题 解（a）波形中tw窄。对应的波