chapter10(组合逻辑电路)

1、第10章 组合逻辑电路10.1 组合逻辑电路的分析与设计10.2 编码器10.3 译码器10.5 加法器10.4 数据选择器10.1 组合逻辑电路的分析与设计逻辑电路组合逻辑电路时序逻辑电路当时的输出仅取决于当时的输入除与当时输入有关外还与原状态有关10.1.1组合逻辑电路分析 1、由给定的逻辑图写出逻辑关系表达式并化简。分析步骤：2、用逻辑表达式建立真值表。3、由真值表，判断逻辑电路的功能电路 结构输入输出之间的逻辑关系例：分析下图的逻辑功能。 &ABF11真值表相同为“1”不同为“0”同或门=例：分析下图的逻辑功能。 &ABF真值表相同为“0”不同为“1”异或门=1例：分析下图的逻辑功能。

2、 &2&3&4AMB1F真值表逻辑功能当M为0时，F与B的状态相同当M为1时，F与A的状态相同逻辑功能为一个选通电路 &2&3&4AMB1F=101被封锁11&2&3&4AMB1F=010被封锁110.1.2组合逻辑电路设计任务要求最简单的逻辑电路1、指定实际问题的逻辑含义。设计步骤：4、根据表达画逻辑图3、根据真值表写出表达式，并化简。2、列出真值表。例：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1、首先指明逻辑符号取“0”、“1”的含义。 三个按键A、B、C按下时为“1”，不按时为“0”。输出是F，多数赞成时

3、是“1”，否则是“0”。2、根据题意列出逻辑真值表。 真值表3、列出逻辑表达式并进行化简：对逻辑表达式进行化简4、根据逻辑表达式画出逻辑图。&1&ABBCF&ABCF若用与非门实现例：设有甲、乙、丙三台电动机，它们运转时必须满足这样的条件，即任何时间必须而且仅有一台电动机运行。如不满足条件，就输出报警信号。试设计此报警电路。1、首先指明逻辑符号取“0”、“1”的含义。 用A、B、C三个变量表示甲乙丙三台电动机的运行状态.运转时为“1”，不运转时为“0”。报警输出是F，正常运转是“0”,报警是“1” 。 2、根据题意列出逻辑真值表。 真值表3、列出逻辑表达式并进行化简：BCACABABC0001

4、1110014、根据逻辑表达式画出逻辑图。&1&BCF&A11110.1.3组合逻辑电路设计中的几个实际问题1）组合逻辑电路的规模组合逻辑电路的设计过程是针对小规模集成电路而言，中规模集成电路的设计可不必化简。2）输入引脚数的限制对于集成电路，当器件型号选定后，它的输入引脚就确定下来。在逻辑电路化简时，要本着集成电路最少，集成电路的种类最少的原则。3）输出能力不够当负载太大，输出能力不够时，要增加缓冲器或驱动能力大的门电路。10.2 编码（Encoder）器所谓编码就是赋予选定的二进制代码以固定的含义。n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。10.3.1二进制编码

5、器将一系列信号状态编制成二进制代码。例：用与非门组成三位二进制编码器-八线-三线编码器八个输入端为I1I8，八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图。真值表I1I2I3I4I5I6I7I8&F3F2F18-3编码器逻辑图10.2.2 二-十进制编码器将十个状态（对应于十进制的十个代码）编制成BCD码。十个输入需要几位输出？四位输入：I0 I9。输出：F4 F1列出状态表如下：真值表逻辑图略(2)三位二进制译码器输入：三位二进制代码输出：对应与输入的每一个代码只有一个

6、为“1”C B AY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 1 0 0 0 0 0 0 00 0 110 1 010 1 11 0 01 0 11 1 01 1 11111110.3 译码（Decoder）器译码是将表示确定信号的代码“翻译”成电路的某种状态。10.3.1变量译码器将n种输入的组合译成2n种电路状态。也叫n-2n线译码器。译码器的输入：一组二进制代码译码器的输出：一组高低电平信号&A1A02-4线译码器74LS139的内部线路输入控制端输出74LS139的功能表“”表示低电平有效。74LS139管脚图一片139种含两个2-4译码器例：利用线译码器分时将采样数据

7、送入计算机。2-4线译码器ABCD三态门三态门三态门三态门总线000全为1工作原理：（以A0A1=00为例）数据2-4线译码器ABCD三态门三态门三态门三态门总线脱离总线用2-4线译码器设计多输出计逻辑电路从功能表可知：例：用2-4线译码器产生一组多输出函数。可知从功能表可知：接线图&Z2Z1n-2n 线译码器，包含了n变量所有的最小项。加上或门或与非门，可以组成任何形式的输入变量小于n的组合逻辑函数。小结10.3.2显示译码器二-十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。显示器件：常用的是七段显示器件abcdefg有共阴型和

8、共阳型两种显示器件：常用的是七段显示器件（以共阴极显示器件为例）abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e显示译码器：11474LS49BCBIDAeabcdfgUccGND74LS49的管脚图消隐控制端功能表（简表）输 入输 出显 示DABIag10XXXX消隐8421码译码显示字型完整的功能表请参考相应的参考书。74LS49与七段显示器件的连接：bfacdegbfacdegBIDCBA+5V+5V74LS49是集电极开路，必须接上拉电阻10.4 数据选择器从一组数据中选择一路信号进行传输的电路，称为数据选择器。A0

9、A1D3D2D1D0W控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。从n个数据中选择一路传输，称为n位数据选择器。从m位数据中各选择一路传输，称为m位数据选择器。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信号四二选一选择器四选一集成数据选择器74LS153功能表使能端八选一集成数据选择器74LS151功能表用两片74LS151构成十六选一数据选择器D0D7A0A1A2D0D7A0A1A2&A0A2A2A3D8D15D0D7=0D0D7=1D0D7用两片74LS151构成十六选一数据选择器D0D7A0A1A2D0D7A0A1A2&A0A2

10、A2A3D8D15D0D7=1D8D15=1D8D15例如用数据选择器设计逻辑电路四选一选择器功能表类似三变量函数的表达式！例：利用四选一选择器实现如下逻辑函数。与四选一选择器输出的逻辑式比较可以令：变换D0D1D2D3A0A1WBCAY“1”接线图74LS153用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。1）设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。2）小结10.5 加法器1 1 0 11 0 0 1+举例：A=1101, B=1001, 计算A+B01101001110.5.1 一位加法器加法运算的基本规则：（1）逢

11、二进一。（2）最低位是两个数最低位的叠加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。1.半加器：半加运算不考虑从低位来的进位A-加数；B-被加数；S-本位和；C-进位。真值表真值表=1&ABSC逻辑图半加器ABCS逻辑符号（2）全加器：an-加数；bn-被加数；cn-1-低位的进位；sn-本位和；cn-进位。真值表见下页半加和：所以：半加器构成的全加器1BiAiCi-1SiCiCOCO逻辑图AiCi-1BiSiCi半加器半加器1anbncnsncnanbncn-1sncn全加器逻辑图逻辑符号10.5.2 多位加法器 1. 串行进位加法器 把两片74LS183(全加器)依次级联起来，便构成4位串行进位加法器,如图所示。 这种加法器的优点是电路简单，连接方便；缺点是运算速度慢。每一位相加结果都必须等到低一位的进位产生之后才能形成。A4C4S4S3S2S1Ai-1Bi-1Ci-1SiCiAi-1Bi-1Ci-1SiCiAi-1Bi-1Ci-1SiCiAi-1Bi-1Ci-1SiCiB4A3B3A2B2A1B1