《组合逻辑电路的分析与设计》课件

1、3.1 逻辑电路设计文档标准3.1.1 框图 3.1.2 门的符号标准 3.1.3 信号名和有效级3.1.4 引端的有效级3.1.5 引端有效级的变换3.1.6 图面布局及总线3.1.7 时间图 3.2 组合电路分析3.2.1 穷举法3.2.2 逻辑代数法3.2.3 利用摩根定律分析3.2.4 利用卡诺图3.3 组合电路设计3.3.1 根据逻辑问题的描述写出逻辑表达式第三章 组合逻辑电路的分析与设计3.3.2 逻辑电路的变换3.4 组合电路中的竞争与险象3.4.1 竞争现象3.4.2 险象3.4.3 险象的判别3.4.4 险象的消除3.5 常用MSI组合逻辑器件及应用3.5.1 译码器3.5.

2、2 编码器3.5.3 三态缓冲器3.5.4 多路选择器3.5.5 奇偶校验电路3.5.6 比较器3.5.7 加法器逻辑电路的分类：组合逻辑电路 Combinational Logic Circuit 时序逻辑电路 Sequential Logic Circuits第三章 组合逻辑电路的分析与设计Combinational Logic Circuit Analysis & Design组合逻辑电路的特点：电路输出仅取决于当时的输入， 而与过去的输入情况无关。时序逻辑电路的特点：电路输出不仅取决于当时的输入， 而且也与过去的输入情况有关， 即与过去的电路状态有关。组合逻辑电路的模型组合电路x1xn

3、f1fm3.1 逻辑电路设计文档标准Documentation Standards 用结构化的思想完成一个复杂系统的分析与设计过程：作为规范化的技术“语言” ，逻辑电路设计文档标准在对数字系统的分析、设计和技术交流中都很重要。一个电路系统的文档至少应包括如下五个方面。1. 整个复杂系统划分成若干子系统；2. 每个子系统划分成较为简单、较为规范的电路单元；3. 自顶向下地规划设计(Top-down Modular Design) ， 从下而上的进行分析和设计(Bottom-up Process)；4. 建立一套标准化的逻辑电路描述文档。 3.1.1 框图 (Block Diagram)：1. 系

4、统总框图：子系统框图：将一个大系统的划分成几个子系统，由这几个子系统构成说明整个系统组成的总框图。按子系统再分别构成其框图。如上例图。 用方框、圆框等粗略表示系统的输入、输出、功能模块（或称子系统），各模块的功能用文字加以说明；用带箭头连线表示模块之间主要信息通路、流向和控制信号。表示一个完整的系统模块。参见书P80图3.2。 2. 逻辑图 (Logic Diagram)将框图的粗略表示，具体地用文字说明器件类型。例如32位寄存器：32位寄存器框图及逻辑图32寄存器3232(a) 框图32位寄存器474LS3773232 (b) 框图3288(C)逻辑图74LS37774LS37774LS37

5、774LS3778888888323. 原理图 (Schematic Diagram)4. 时间图 (Timing Diagram)在逻辑电路图(Logic Diagram)中，详细标明器件类型、端脚之间的连接、信号名等条件细节，再次细化逻辑电路图。 逻辑图参见书P79图3.1( c )。 原理图参见书P89图3.19。反映逻辑信号之间对应的时间关系，特别是要能反映出关键信号之间因果关系和传输延迟。参见书P92图3.22和图3.23。5. 结构化逻辑描述 (Structured Logic Description)6. 电路说明 (Circuit Description)说明结构化逻辑器件的内

6、部功能，如PLA、存储器芯片或者某些具有专门功能的中、大规模器件；用文字简明叙述电路的使用方法； 解释内部的工作方法；列出设计和操作中所有可能的潜在缺陷，以及在使用不当中隐含的问题。用逻辑等式、状态表(图)、功能表或程序表等形式说明。3.1.2门的符号标准 (Gate Symbols Standards)逻辑门的符号标准:长方形符号：中国国标、IEC标准、IEEE标准变形符号： IEEE标准常用门的符号表示参见下页所示。图3.3 常用逻辑门的两种表示形式电路名称原符号变形符号跟随器非 门与 门或 门与非门或非门与或非门异或门11&111&=1 门的等效符号: 逻辑门的等效符号参见下页所示。&1

7、11 &111&对上述常用门中输入信号进行有效级变换(变反)，并按照DeMorgan定律得到的门的等效符号。实际上，等效变换即为小圆圈（表示反相器）在门的符号上的出现和移动。如下图逻辑门的等效符号电路名称原符号等效符号跟随器非 门与 门或 门与非门或非门1111&111&1&3.1.3 信号名和有效级 (Signal Names and Active Levels)信号命名： 为了电路分析，对电路的各个输入、输出信号进行规范化命名，即取名最好源自信号的名称或者是它的缩写。如：数据信号Datai (Di)；地址信号Addri (Ai)；控制信号Conti (Ci)、Reset、Set、 ；检测信

8、号Ready、Error、 、等待信号Wait、；片选信号CS；使能信号EN； 。 参见书P91图3.21。 信号的有效级 (Active levels for Signals) 控制信号、测试信号等： 在正逻辑中，高电平与逻辑“1”等效， 低电平与逻辑“0”等效。 （参见书第二章P27图2.2） 有效级分高有效或低有效。高有效：信号为高电平或为逻辑“1”时为有效；低有效：信号为低电平或为逻辑“0”时为有效；此类信号都有一个与之对应的有效级。当信号处在其有效级时，逻辑电路才能正确地执行其功能。 有效级的约定（即表示法）： 用一些符号作为信号名的前缀或后缀，这些符号反映了信号的有效性，如下表所示

9、。本书采用表中“EN(高有效)、/EN(低有效)”的这一组表示法。低电平有效高电平有效ACKERROR.LACS(L)CS*/ENRESET#ACKERROR.HACS(H)CSENRESET 信号名不能采用反变量符号，不能采用逻辑表达式。/ENRDYF逻辑电路如下图中，RDY (准备好) 为 测试信号， /EN (使能) 为 控制信号，当RDY为高电平、/EN为低电平时，则该电路工作。 例：设计一个逻辑。确定信号名：READY/OUT&/RUNPWR/ITL/RST使得加电（高有效信号）时产生一个低有效输出，系统不复位（低有效信号），内部锁InTerLock关闭（低有效信号），给出一个运行信

10、号（低有效信号） ，数据已准备好（高有效信号）。输入变量 加电= PWR，复位= /RST，内部锁= /ITL， 运行= /RUN，数据准备好= READY输出变量 输出= /OUT3.1.4 引端的有效级(Active levels for pins)本书采用的是“逻辑非符号体制”。另一种是“极性符号体制” （略）。引端的有效级： 是指电路的输入、输出上的物理量 与电路的内部逻辑状态的对应关系。对应关系：指选用器件的引端的有效级 与所给信号的有效级相匹配。逻辑非符号体制 电路的外部逻辑状态与内部逻辑状态的对应关系。 &1ENABLEaDORDYSIDbcd器件框图上不带逻辑非符号(小圆圈)器

11、件框图上带逻辑非符号abcd1&ENABLEDORDYSID在本体制下存在两级对应关系：例：所示框图中 a、b、c、d为外部逻辑状态； ENABLE、DO、RDY、SID为内部逻辑状态。例：如图所示 器件框图上不带逻辑非符号（即小圆圈）的输入 a 与 X、输出 c 与 Z 的关系：若 Z = f(X)，则 c = f(a)acXZaX0101Zc0101acXZ 器件框图上带逻辑非符号的输入a 与 X、输出 c 与Z 的关系：若 Z = f(X)，则 c = Z = f(X) = f ( a )aX0110Zc0110 电路的输入、输出信号的物理量 正逻辑约定&XYZabca bcL LL H

12、H LH HHLHHa bc0 00 11 01 11011X YZ0 00 11 01 10001 与电路的外部逻辑状态的对应关系，用正逻辑或负逻辑加以约定。如下图所示： Z = XY c = Z = XY = a b逻辑电平对应关系：H (高电平) “1”(外部逻辑状态) L (低电平) “0”(外部逻辑状态) 负逻辑约定注：本书采用逻辑非符号体制的正逻辑约定。如下图所示：Z = X+Y c = Z = X +Y = a + b逻辑电平对应关系：H (高电平) “0”(外部逻辑状态)1XYZabca bcH HH LL HL LLHLLa bc0 00 11 01 11011X YZ0 0

13、0 11 01 10111L (低电平) “1”(外部逻辑状态)3.1.5 引端有效级的变换 (Bubble-to-bubble Logic design)例：下面两组的各四种分别表示四个完成同一逻辑功能的器件： 四种“或”功能 四种“与”功能1或门（7432）1或非门（7402）1与非门（7400）1与门（7408）&与门（7408）&与非门（7400）&或非门（7402）&或门（7432）目的：使逻辑电路的功能一目了然结果：使所选用器件引端的有效级 与 所给的信号有效级 相匹配方法：对器件引端的有效级进行变换。1. 引端有效级的变换，包括：&REYREQBUSY高有效输入、高有效输出&/R

14、EY/REQBUSY低有效输入、高有效输出&REYREQ/BUSY高有效输入、低有效输出&/REY/REQ/BUSY低有效输入、低有效输出 输入引端的变换：或为高有效、或为低有效， 输出引端的变换：分别为高有效、或低有效。例 如下图 Busy = REYREQ 对应了四种电路。2. 引端有效级的变换规则 (Bubble-to-bubble Logic Design Rules)规则1：&A/BF&/A/BF&/AB/F 在保持输入与输出逻辑功能不变的条件下，依照如下变换规则对逻辑图进行任意变换。(也称圆圈逻辑Bubble Logic)任何输入或输出端加上或删去逻辑非符号 (即小圆圈)，且其对应

15、的信号有效级变反，则逻辑图的功能不变。规则2：1&ABCDF1&ABCDF逻辑图内部连线的两端，同时加上或删去逻辑非符号，则逻辑图的功能不变。规则3：&1ABCDF&1ABCDF单个逻辑非符号在内部连线两端移动时逻辑图的功能不变。规则4：&ABF1/A/B/F1ABF若一个门的输入输出端同时加上或删去逻辑非符号，或输入、输出信号有效级同时取反，且门的符号“与”、 “或”互变时，则得到的新的逻辑图的功能不变。变换的最终目标 变换后的结果应满足下列规定 如前面四个变换规则所示：若与门的输出端无逻辑非符号，则F为高有效； 与门的输出端有逻辑非符号，则/F为低有效。 器件的 输出信号有效级 应 与 对

16、应的 输出引端的有效级 一致。 即输出端有逻辑非符号，输出信号为低有效，否则为高有效。DATASELBSELAB&11ASEL即 输入端有逻辑非符号，输入信号为低有效，否则 输入端没有逻辑非符号，输入信号为高有效。如：下图所示： 当 输入信号有效级 与其 对应的 输入端有效级 一致时，当该信号有效时，则器件内部逻辑功能有效。DATA =A 当SEL = 1B 当SEL = 0 选择输入信号SEL连接到与非门的输入端(无逻辑非符号)，则选择DATA=A时的SEL是高有效； SEL还连接到非门的输入端(有逻辑非符号)，则选择DATA= B时的SEL是低有效。即输出数据信号DATA如下：则 当该信号

17、无效时，则器件内部逻辑功能才有效。这是应尽量避免出现的情况。 若 输入信号有效级与其 对应的 输入端有效级 不一致时，例 下图中选择信号SEL的有效性不明确。SELBSELAB&1ASELDATA13.1.6 图面布局及总线 (Drawing Layout and Buses)在逻辑图及原理图中，规定：信息流：默认从左至右，或者从上到下，若不能保证则使用箭头提示信息流方向，有单向和双向之分。 逻辑器件：输入端画在左边，输出端画在右边。 图中应注明所用集成电路的型号、连线的引端号、电 路在整个原理图中的编号以及输入、输出信号名等。ABAB需要分页画出的原理图要合理地划分出每页的模块，既要完整又要

18、使页与页之间的连线尽可能地少，并清楚地标注出它们之间的连接关系。信息线的交叉点：手工作图时用圆点表示，CAD作图 时用T型。参见书P89图3.18所示。手工画机器画(a) 交叉(b) 连接(c) 连接不允许 总线的表示法：单向总线符号 双向总线符号22总线的接点没有连接的交叉(a)双线表示总线(b)单线表示总线3.1.7 时间图 参见书92图3.22和图3.23。3.2 组合电路分析Combinational Logic Circuit Analysis电路分析的目的：逻辑电路图改进电路用卡诺图化简表达式分析逻辑功能列出真值表写出逻辑表达式根据给定电路，分析该电路输出与输入之间的逻辑关系，得出

19、电路的逻辑功能的描述，进而评估此电路的性能，还可进一步改进电路。分析的一般步骤：如下图所示：3.2.1 穷举法 穷举法的结果是真值表。例：分析如图3输入1输出的逻辑电路。F&11x11yz1x y zF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101100101即：列出n个输入变量的所有2n个输入组合，并根据每一个输入组合决定所有门的输出，逐级推出电路的输出，得到真值表。3.2.2 逻辑代数法 根据电路逐级写出各门的输出表达式，直至写出整个电路的输出逻辑表达式。如下图:F&11x11yz1根据布尔代数进行表达式变换，如下：F =(x+y) z + (xyz)

20、 = (x + z)(y + z) ( x + y + z) 或与式 = (xz)(yz)(xyz) 与非与非式上述表达式对应不同结构的逻辑电路。参见书P95图3.25。F = xz + yz + xyz 与或式3.2.3 利用摩根定律分析 若电路采用与非门和或非门实现，函数表达式需要反复应用摩根定律简化： 对应不同结构的逻辑电路，参见书P96图3.26、 P97图3.27 。F = (AB C) + (A+B+C) + (A+D) = (A+B) C (A+B+C)(A+D) = ( A+B ) C) ( A+B+C )(A+D) = (A+B) C (A+D)3.2.4 利用卡诺图化简函数

21、，通过函数表达式或真值表分析其逻辑功能。例1：分析如图逻辑电路。F&1&AC11ABBCACP1P2P3P4P5P6P1 = ACP2 = A + BP3 = B + CP4 = A C这是一个输出恒为 1 的逻辑电路。P5 = P1 P2 = AC A+B = A + BF = P5 P6 = (A + B) A B C = 0 + 0 = 1P6 = P3 + P4 = B + C + A C = A B C 例2：分析如图逻辑电路。写出最简表达式： 从表达式直接看不出明确的逻辑关系，再通过真值表来分析：F = AB BC CA = AB + BC + CA& &A&BCF&A B CF0

22、 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101111110 从真值表可以得出：这是一个三变量非一致电路。例3：分析如图逻辑电路。写出最简表达式：通过真值表来分析：A8 = B8 + B4 + B2 = B8 B4 B2 A4 = B4 B2 = B4B2 + B4B2A2 = B2 A1 = B1 这是一个BCD码对9变补器。=1B81B4B2B1A8A4A2A11B8 B4 B2 B1A8 A4 A2 A10 0 0 00 0 0 1 0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 0

23、1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 0例4：分析如图逻辑电路。1. 写出最简表达式：y0 = x0 y1 = x1x0y2 = x2(x1+ y1) = x2(x1+ x1 x0) = x2(x1+ x0)y3 = x3(x2+ y2) = x3(x2+ x2(x1+ x0) = x3(x2+ x1+ x0) =1x3(MSB)x2x1

24、x0(LSB)y3y2y1y0=111=13. 通过真值表来分析：2. 函数最简表达式：x3x2x1x0y3y2y1y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1结论：这是一个二进制变补器，也称16变补器。y0 = x0y1 = x1x0y2 = x2(x1+ x0)y3 = x3(x2+ x1+ x0)01010101010101010110011001100110011110000111100001111111

25、100000003.3 组合电路设计 Combinational Logic Circuit Design目的：根据要实现的逻辑功能，利用逻辑代数方法实现逻辑电路分析的一般步骤，如下图所示：分析设计要求列出真值表写出最简逻辑表达式表达式变换画出电路逻辑图要求：电路用最少的逻辑门（集成块）、最少的输入端数。确定输入输出变量；逻辑关系；有无无关项d填入卡诺图进行化简由卡诺图得到最简与或式根据所选用门的类型一、逻辑问题描述真值表逻辑表达式例 设计一个二进制一位全加器。3.3.1 根据逻辑问题的描述写出逻辑表达式1. 半加器 Half-Adder 输入变量：加数A、B输出函数：和 Sh、进位ChA B

26、Sh Ch0 00 11 01 10 01 01 00 111ABShSh = AB + AB = ABCh = AB = AB= AAB BAB&ABSh&Ch1ABCh输入变量：被加数 Ai、加数 Bi 、来自低位的进位 Ci-1输出函数：本位和 Si、本位向高位的进位Ci2. 全加器Full-Adder Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1AiBiCi-1SiSi = AiBi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1 1111CiAiBiC

27、i-11111= AiBi Ci-1 + AiBiCi-1 + AiBiCi-1 + AiBi Ci-1二级与或电路参见书P98图3.28( c )。用异或门和与、或门构成电路：2. 全加器Full-Adder Si = AiBi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1 AiBiCi-1CiSi=1&=1&1&Ci = AiBi + Ai Ci-1 + Bi Ci-1Ci = AiBi + Ai Ci-1 + Bi Ci-1用“与或非”门实现全加器AiBiCi-1SiSi = m1 + m2 + m4 + m71111CiAiBiCi-111111111m1 = C

28、i-1 Cim2 = Bi Cim4 = Ai Cim7 = Ai Bi Ci-1故 Si = Ci-1 Ci + Bi Ci + Ai Ci + Ai Bi Ci-1 = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1禁止法CiAiBiCi-12. 全加器Full-Adder Ci = AiBi + Ai Ci-1 + Bi Ci-1用“与或非”门实现全加器 Si = Ci ( Ci-1 + Bi + Ai ) + Ai Bi Ci-1A i B i C i-11&Si1&Ci全加器AiBiCi-1SiCi2. 全加器Full-Adder 二、逻辑问题描述简化真值表逻辑

29、表达式输入变量：两个正整数 x = x2x1 ， y = y2y1输出函数：三个比较结果F1(x y)，F2(x 8 的编码器，则可用多片74LS148级联起来。如用4片74LS148级联成的 32-5 优先权编码器 RA2 = G3A2 + G2A2 + G1A2 + G0A2 片内编码 RA1 = G3A1 + G2A1 + G1A1 + G0A1 A2A1A0 RA0 = G3A0 + G2A0 + G1A0 + G0A0 构成 RA4 = G3GS + G2GS 片间 GS RA3 = G3GS + G1GS 编码构成/G3A2/G2A2/G3A1/G2A1/G3A0/G2A0/G1A

30、2/G1A1/G1A0/G0A2/G0A1/G0A0/G0GS/G1GS/G2GS/G3GSRGS1RA411RA3111RA2RA1RA074LS148/REQ31/REQ30/REQ24/REQ23/REQ22/REQ16/REQ15/REQ14/REQ8/REQ7/REQ6/REQ0U1U0U3U2I7I6I0EII7I6I0EII7I6I0EII7I6I0EIA2A0A1EOGSA2A0A1EOGSA2A0A1EOGSA2A0A1EOGS优先权编码器应用举例在多处理器系统中，需对各处理器争用总线作出仲裁。为提高仲裁速度，通常采用并行优先权仲裁方式。在争用总线的各处理器进行优先权分配后，

31、通过优先权编码器和译码器进行裁决。 逻辑电路图参见书P128图3.62。3.5.3 三态缓冲器 Three-State Buffers 三态是指器件的输出有三种状态：即逻辑0 （L电平）、逻辑1 （H电平）和高阻抗状态（或悬浮态）。最基本的三态器件是三态缓冲器，又称为三态门或三态驱动器。三态缓冲器可使多个源数据分时共享一根公用线，为了避免多个源数据同时驱动共享线，则不能在使能一个源数据的同时使能另一个源数据。三态缓冲器逻辑符号矩形符号变形符号原码输出高有效使能原码输出低有效使能反码输出高有效使能反码输出低有效使能1EN1EN1EN1EN8 个数据源共享一根数据线74LS138G1AY2Y0Y1

32、Y3Y4Y5Y6Y7BCG2AG2BSDATAEN1/EN2/EN3/SELP/SELQ/SELR/SELS/SELT/SELU/SELV/SELWSSRC0SSRC1SSRC2PQRSTUVW一、标准的SSI及MSI三态缓冲器 最常使用共享线的场合是多位数据总线。例如：在8位微处理机系统中，数据总线的宽度是8 bit，外围器件通常一次置8位数据到总线上。这样外围器件都在同一时刻使能8个三态缓冲器，因此，独立的使能输入端就都多余了。为减少总线应用中三态缓冲器的芯片数及连线，MSI三态缓冲器中包含多个三态缓冲器并共用使能输入。MSI 74LS541为八三态缓冲器A174LS541A2A3A4A5

33、A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A4A5A6A7A8A2A3Y1Y4Y5Y6Y7Y8Y2Y3/G1/G2二、 MSI 三态缓冲器的应用举例 多端口输入A174LS541A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2A1A2A3A4A5A6A7A8Y1Y2Y3Y4Y5Y6Y7Y8G1G2READINSEL1INSEL2INSEL3DB 07 D1D0D2D3D4D5D6D7用户输入用户输入微处理器双向总线收发器 74LS245 八三态总线收发器/GDIRA1A2A3A4A5A6A7A8B5B4B3B2B1B6B7B8ABBAA174LS245A2A3

34、A4A5A6A7A8B1B2B3B4B5B6B7B8GDIR3.5.4 多路选择器 Multiplexers 多路选择器又称数据选择器，是一个数字开关，可以从 n 路源数据中选择一路送至输出端。假设有 n 组输入数据源，每组数据源的宽度为 b 位二进制数，则反映输出关系的框图及等效电路如下图所示。其中高有效使能端EN的功能为：当EN = 0 时，所有的输出为 0。 多路选择器的结构框图 多路选择器的等效功能1D01D11Dn-12D02D12Dn-1bD0bD1bDn-11Y2YbYSELEN使能ENSELD0D1Dn-1选择n 组 b 位数据源sbbbb数据输出例 1KB RAM：b = 8

35、 n = 1024 s = 10 n = 2s 多路选择器输出逻辑表达式从 n 组数据源中选择哪一组源数据传送到输出端，由选择输入端的输入值 S 决定。i = 0n - 1KY = EN mi KDi K = 1，2，b式中：KY为输出位， KDi是第 i 组输入源数据的第K位， mi 是 S 位选择输入变量的最小项。S 与 n 的关系为： n = 2s (或 S = log2n)S 位选择信号有 2s 种组合(即最小项)。每一种组合对应选择 n ( = 2s )组输入源数据中的一组。逻辑表达式为： 多路选择器的原理图&ENKD0KD1KDn-1S - n 二进制译码器Sm0m1mn-1KY

36、输入选择& 1一、标准的中规模多路选择器 八输入 1 位输出多路选择器74LS151输 入输 出/EN C B AY /Y1 d d d0 10 0 0 0Do Do0 0 0 1D1 D10 0 1 0D2 D20 0 1 1D3 D30 1 0 0D4 D40 1 0 1D5 D50 1 1 0D6 D60 1 1 1D7 D7 简化真值表一个低有效使能输入端/EN三个选择输入端C、B、A8 个数据输入端 D7D02 个互反输出 Y、/YY/Y/END0D1D2D3D4D5D6D7ABC 逻辑电路图 逻辑符号ENABCD0 Y Y74LS151D1D2D3D4D5D6D7 二输入 4 位多

37、路选择器 74LS157 简化真值表 逻辑电路图 逻辑符号输 入输 出/G S1Y 2Y 3Y 4Y1 d0 0 0 00 01A 2A 3A 4A0 11B 2B 3B 4BGS1A1B2A2B3A3B4A4B1Y2Y3Y4Y1Y2Y3Y4Y/GS1A1B2A2B3A3B4A4B 四输入 2 位多路选择器 74LS153 简化真值表 逻辑电路图输 入输 出/1G /2G B A1Y 2Y 1 d d0 0 0 0 01C0 2C0 0 0 11C1 2C1 0 1 01C2 2C2 0 1 11C3 2C3/1G A B1Y2Y1C01C11C21C32C02C12C22C3/2G 逻辑符号

38、74LS153AB1C0 1Y 2Y1G1C11C21C32G2C02C12C22C3具有三态输出的多路选择器，当其使能输入无效时，将强制输出端处于高阻抗。 三态输出多路选择器有三态输出端的多路选择器的输出端可以直接连接在一起(参见举例)，使得用这种器件可以方便第组成更大的多路选择器MUX。常用的这种器件有74LS251，74LS253和74LS257等。二、多路选择器的扩展 Expanding Multiplexers1. 使用无三态输出的多路选择器及译码器例：设计一个32输入 1 位多路选择器。5个选择输入：XA4XA0 32路输入：X31X0采用 4 个74LS151，每个器件可处理8个

39、输入，这样将输入分为4组，每组由一个74LS151处理选择输入的低三位XA2XA0 连接到 4 个74LS151的C、B、A端，决定组内选择选择输入的高二位XA4、XA3 通过一级2-4译码器1/2 74LS139产生 4 个输出，每个输出连接到一个74LS151的使能输入端用74LS151组成的 32输入 1 位多路选择器1XOUT1G1A1B1Y01Y11Y21Y3XA3XA4/XEN74LS139XA1XA2XA0ENABCX0X7YYENABCX8X15YYENABCX16X23YYENABCX24X31YY74LS151 使用三态输出的多路选择器及译码器例：用74LS251设计一个3

40、2输入 1 位多路选择器。当输出处于高阻态时，该输出线可以与其他输出线直接连接在一起，并且不影响其他输出线的高、低电平。在任意时刻只能有一个74LS251被74LS139使能，此时输出线XOUT和/XOUT上的逻辑值就是该被使能的74LS251的输出值。当输入使能/XEN无效时，所有74LS251的输出为高阻态，输出线XOUT和/XOUT上的逻辑值不确定。用74LS251组成的 32输入 1 位多路选择器1G1A1B1Y01Y11Y21Y3XA3XA4/XEN74LS139XA1XA2XA0ENABCX0X7YYENABCX8X15YYENABCX16X23YYENABCX24X31YY74L

41、S251XOUT/XOUT 采用多级MUX的树形结构将多路选择器MUX分级连接，低一级(前一级) MUX的输出作为其高一级(后一级) MUX的数据输入。用选择输入信号的低位控制低一级MUX，高位控制高一级MUX。各级的使能输入可以同一控制。三、用多路选择器实现任意组合逻辑函数例1 F (x,y,z) = m3 (1,2,6,7)+5VRENABCD0 Y YD1D2D3D4D5D6D7Fzyx 选择 S 3 的MUX 74LS151 ，则： F = D0 m0 + D1 m1 + D2 m2 + D3 m3 + D4 m4 + D5 m5 + D6 m6 + D7 m7 把 x、y、z 分别连

42、到 74LS151 的 C、B、A 选择端，并使数据输入端为: D0 = D3 = D4 = D5 = 0 D1 = D2 = D6 = D7 = 1 则输出端Y的输出即为F。用“四选1”多路选择器74LS153实现该三变量逻辑函数将函数 F 写成变量表达式：= x y z + x y z + x y z + x y z = x y z + x y z + x y = ( x y ) z + ( x y ) z + ( x y ) 0 + ( x y ) 1式中 mi 为x、y的最小项， Di为：D0 = z, D1 = z, D2 = 0, D3 = 1电路逻辑图如图所示。i=13 F =

43、mi Di = m0 D0 + m1 D1 + m2 D2 + m3D3x、y 作为地址选择变量A、B，z、z、0、1作为MUX的源数据输入D，则有：FAB1C01G1C11C21C3yx 74LS153 1Y+5V1zRF (x,y,z) = m3 (1,2,6,7)例2 F (x,y,z) = m3 (1,2,3,6)选用 4 输入 1 位多路选择器74LS153。mix yzDim1m2m3m60 00 10 11 11010D0 = zD1 = 1D3 = z010z011zyxFAB1C01G1C11C21C3+5Vyx1z 74LS153 1Y XY的卡诺图 列出函数F的真值表用真

44、值表、卡诺图的方法，采用74LS153实现逻辑函数。例2 F (x,y,z) = m3 (1,2,3,6) 直接列出函数F的卡诺图zxy11111111D0 = zD1 = 1D2 = 0D3 = z1111m0m1m2m3FAB1C01G1C11C21C3+5Vyx1z 74LS153 1Y例3 F(w,x,y,z) = m4 (3,4,5,6,7,9,10,12,14,15) 选择有三个输入选择变量的 8 输入 1 位多路选择器74LS151。将 w、x、y 分别接入地址端，z 接入数据端。yzwx1111111111D0 = 0D2 = 1D4 = zD6 = z1111111111D1

45、 = zD3 = 1D7 = 1D5 = z1111111111m0m2m4m6m1m3m5m7ENABCD0 Y Y74LS151D1D2D3D4D5D6D7Fyxw+ 5V1z例3 F(w,x,y,z) = m4 (3,4,5,6,7,9,10,12,14,15) 选择4 输入 1 位多路选择器74LS153。 将w、x、y 作为地址端，z 作为数据端。yzwx当w = 0 时：D0 = 0D2 = 1当w = 1 时：D0 = zD2 = zD1 = zD3 = 1D3 = 1D1 = z1111111111111111111111111111111111111111m0m2m0m2m1

46、m3m1m3FAB1G1C11C21C3yx 74LS153 2Y12C02C12C22C31C01Y2Gw1+5Vz1例4 F(A,B,C,D) = m4 (0,1,5,6,9,11,12,13) 若选择 A、B、C 为地址端输入， D为数据端输入。如图所示ABCD1111111111111111BCAENABCD0 Y Y74LS151D1D2D3D4D5D6D7F10DDDD1011111111m0m2m4m6m1m3m5m7 若选择 A、B、D 为地址端输入， C 为数据端输入。ABCD1111111111111111ENABCD0 Y Y74LS151D1D2D3D4D5D6D7FB

47、CA10DDDD10ENABCD0 Y YD1D2D3D4D5D6D7FBDACC10CCCC11111111m0m2m4m6m1m3m5m7m0m2m4m6若选择 A、C、D 为地址端输入， B 为数据端输入。ABCD1111111111111111ENABCD0 Y Y74LS151D1D2D3D4D5D6D7FBCA10DDDD10ENABCD0 Y YD1D2D3D4D5D6D7FBCACC10CCCCENABCD0 Y YD1D2D3D4D5D6D7FCDABB100BB111111111m1m3m5m7m2m6m0m4 若选择 B、C、D 为地址端输入， A 为数据端输入。ABCD

48、1111111111111111ENABCD0 Y Y74LS151D1D2D3D4D5D6D7FBCA10DDDD10ENABCD0 Y YD1D2D3D4D5D6D7FBDACC10CCCCENABCD0 Y YD1D2D3D4D5D6D7FCDABB100BB1ENABCD0 Y YD1D2D3D4D5D6D7FCDBAA100AA111111111m3m6m3m0m1m5m0m4m1m7m2m2四、多路选择器与多路分配器的配合应用多路选择器从 n 个源数据中选择一个传送到总线上。数据分配器将接收从总线上传来的数据并分配给 m 个目的设备中的任意一个。012n-1 多路选择器 Yn-2n

49、-1S1SHSRCDATA0SRCDATA1SRCDATAn-2SRCDATAn-1SRCDATA2SRCSELH-10012数据 多路分配器In-2n-1S1SKDSTDATA0DSTDATA1DSTDATAm-2DSTDATAm-1DSTDATA2DSTSELK-103.5.5 奇偶校验电路 Parity Circuit一、异或运算及异或门 Exclusive-OR Operation & Exclusive-OR GatesAB = AB =AB = AB矩形符号变形符号 =1 =1 =1 =1 矩形符号变形符号 =1 =1 AB = AB =AB = AB = AB= AB =1 =1

50、 常用的小规模异或门： 2输入4异或门74LS86 1A1B74LS86122A2B452YGND671Y3Vcc144B134A124Y113B103A93Y81A1B1Y2A2B2Y3A3B3Y4A4B4Y =1 =1 =1 =1 (a) 逻辑框图(b) 引脚图 集电极开路输出2输入4异或非门74LS266(b)引脚图(a) 逻辑框图 1A1B1Y 2A2B2Y 3A3B3Y 4A4B4Y=1=1=1=11A1B74LS266122Y2A452BGND671Y3Vcc144B134A124Y113Y103B93A8二、奇偶校验电路 Parity Circuits 如果有 n 个输入变量X1

51、，X2， Xn则表达式： F = X1X2 Xn其逻辑功能为： 当输入变量为1的个数是奇数时，输出函数 F 为1 ； 当输入变量为1的个数是偶数时，输出函数 F 为0。实现此功能的逻辑电路称为奇校验电路。（b）树形结构=1x2=1x1=1x4x3=1xnxn-1=1F=1=1x1x2=1=1x3x4=1xn（a）串级连接F例 两种奇校验电路。三、奇偶校验电路应用举例1. 检错 ( ErrorDetecting )为了在数据的传输及存储中，检测出数据代码的错误，可采用奇偶编码和校验，它是在数据代码中增加一位奇偶校验位 P 后形成奇偶编码。 根据数据代码中的有效信息位和校验位中 “1” 的总个数为

52、奇数的称为奇校验Odd；“1” 的总个数为偶数的称为偶校验Even。9 位奇偶发生器/检验器74LS280 74LS280有奇、偶校验两个输出，因此它既可用做奇偶校验位发生器，也可用作奇偶编码的检验器。EVEN74LS280ABCODDDEFGHI(b) 逻辑符号(a) 等效逻辑图=1=1ABC=1=1DEF=1=1GHI=1EVENODD1=1=1=1例 采用9位奇偶发生器/检验器(74LS280)实现 在数据传输过程中9位奇偶编码和校验D7D6D5D4D3D2D1D0D7D6D5D4D3D2D1D0/ERRORReceiveSend奇偶编码和检测EVEN74LS280ABCODDDEFGH

53、IEVEN74LS280ABCODDDEFGHI2. 纠错 (ErrorCorrecting) 在第一章中曾讨论了海明码的纠错原理。 如 8421海明码是一组 7 位编码。 设：这 7 位海明码为 D7 D6 D5 D4 D3 D2 D1其中 ： D7、D6、D5、D3是 4 位有效信息位，它们按8421 码编码； D4、D2、D1是 3 位校验位。则：校验和 S2、S1、S0 分别为： S2 = D7D6 D5 D4 S1 = D7D6 D3 D2 S0 = D7D5 D3 D1 电路图参见书P150图3.93。3.5.6 比较器 （Comparators)比较器是对两个位数相同的二进制整数

54、进行数值比较，并判断其大小关系的逻辑器件。 相等比较的过程总是从高位开始比较，只有当同位比较结果相等时，才进行低位比较。因此，两个一位数的比较是整个比较器操作的基础。比较大小关系有三种： 大于()、等于() 、小于( B) + (A=B) AGTBIN = PG3+PE3 PG2+ PE3 PE2 PG1 + PE3 PE2 PE1 PG0 + PE3 PE2 PE1 PE0 AGTBINAEQBOUT = (A=B) AEQBIN = PE3 PE2 PE1 PE0 AEQBINALTBOUT = (AB) + (A=B) ALTBIN = PL3+PE3 PL2+ PE3 PE2 PL1

55、+ PE3 PE2 PE1 PL0 + PE3 PE2 PE1 PE0 ALTBIN74LS85的逻辑图，参见书P156图3.99（c）。 74LS85比较器的级联例 用三个74LS85级联构成 12 位比较器(串联比较)。ALTBINALTBOUTAEQBINAEQBOUTAGTBINAGTBOUTA0A1A2A3B0B1B2B3+5VXD011XEQY3XLTY3XD0XD1XD2XD3YD0YD1YD2YD3YD011XGTY3ALTBINALTBOUTAEQBINAEQBOUTAGTBINAGTBOUTA0A1A2A3B0B1B2B3XD4XD5XD6XD7YD4YD5YD6YD7XE

56、QY7XLTY7XGTY774LS85ALTBINALTBOUTAEQBINAEQBOUTAGTBINAGTBOUTA0A1A2A3B0B1B2B3XD8XD9XD10XD11YD8YD9YD10YD11XEQYXLTYXGTY比较两个12位二进制数： XD = XD11XD10XD0 YD = YD11YD10YD0三级模块时延2、八位比较器74LS68274LS682有两个低有效输出端：11&/ PGTQ( )/ PEQQ( )PEQQ( = )PGTQ( )PGTQ( )PLTQ( )/ PLTQ( )1P0Q0Q7P7PEQQPGTQP1Q174LS682PEQQ(等于) 及 PGTQ

57、(大于)逻辑符号及各种条件输出如图所示。3.5.7 加法器一、 半加器和全加器半加器xyHSCO 半加器的 HS 和 CO 的逻辑表达式为： HS = xy = x y + x y CO = x y 逻辑符号如图所示。 全加器 全加器的 S 和 Cout 的逻辑表达式为：全加器XYSCOutCin用于级联时的全加器符号XYCinCoutS1A1B1Cn1A1B1Cn11Cn+122Cn+174LS183S = xy Cin Cout = x y + x Cin + y Cin逻辑符号如图所示。二、并行加法器（行波加法器）n 个全加器级联，每个全加器处理两个一位二进制数，则可以构成两个 n 位二

58、进制数相加的加法器。XCinCoutCnCinCoutCn-1CinCoutC1C0 x0y0 xn-1yn-1Cn-2xn-2yn-2YYYXXSSSSn-1Sn-2S0由于进位信号是一级一级地由低位向高位逐位产生，故又称为行波加法器。并行加法器的特点 由于进位信号逐位产生，这种加法器速度很低。最坏的情况是进位从最低位传送至最高位。行波加法器的最大运算时间为：TADD = TXYCOUT + (n-2) TCINCOUT + TCINS其中： TXYCOUT 是最低位全加器中由 x 和 y 产生进位 Cout 的延迟时间， T CINCOUT 是中间位全加器中由 Cin 产生 Cout 的延

59、迟时间，TCINS 是最高位全加器中由 Cin 产生 S 的延迟时间。 三、全减器及减法器 全减器是完成一位二进制减法运算的器件。 x y Bin D Bout0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 10 11 00 00 01 1xyBinD1111BoutxyBin1111 真值表如下： 卡诺图如下：三个输入端：被减数 x、减数 y 低位向本位的借位 Bin两个输出端：本位的差 D 、本位向高位的借位 Bout 逻辑表达式为： 逻辑符号D = xy BinBout = x y + x Bin + y BinXYBinBoutDxyBi

60、nD1111BoutxyBin1111 卡诺图如下： 用加法器实现减法器的功能 在实际应用中，是将全加器推演为全减器，则全减器的逻辑表达式变换为：D = xy Bin = xy BinBout = x y + x Bin + y BinBout = ( x + y ) ( x + Bin ) ( y + Bin ) = x y + x Bin + y BinXYCinCoutS 将全加器的进位输入 Ci 和进位输出Ci+1 分别看成是全减器的两个低有效的借位输入 /bi 和借位输出 /bi+1 全加器的和 Si 即为全减器的差 Di 则：D = xy bi bi+1 = x y + x bi