集成电路中的器件结构

1、第3章 集成电路中的器件结构3. 1电学隔离的必要性和方法第2章中给出了二极管、双极型晶体管和MOS场效应晶体管的截面剖图（见图2-14、图2-19和图231）。 图中显示了这些器件的主要特征，但这种结构不能直接用于集成电路之中，在集成电路中它们的结构要复杂 得多。一块集成电路中含有百万以至千万个二极管、晶体管以及电阻、电容等元件，而且它们都是做在一个硅 芯片上，即共有同一个硅片衬底。因此，如果不把它们在电学上一一隔离起来，那么各个元器件就会通过半 导体衬底相互影响和干扰，以至整个芯片无法正常工作，这是集成电路设计和制造时首先要考虑的问题。为 此要引入隔离技术，然后在隔离的基础上根据电路要求把

2、相关的各元器件端口连接起来，以实现电路的功能。在现代集成电路技术中，通常采用以下两种电学隔离方法：通过反向PN结进行隔离； 采用氧化物（二氧化硅）加以隔离。这两种方法能较好地实现直流隔离，其缺点是都会增加芯片 面积并引入附加的电容。现以MOS管为例说明反向PN结的隔离作用。如在一个硅片衬底上有两个N沟MOS管，其结 构与PN结的隔离作用见图31。图3 l PN结隔离作用在每个N沟MOS管的源与衬底之间加一负偏压或将两者直接短路后接地，就可防止电流流 向衬底。同时由于两管的漏端总是处于正电压，漏与衬底结处于反向，沟道与衬底之间也形成 一反向结，因此两个MOS管之间在电学上也就被隔离。这是MOS场

3、效应晶体管在结构上的一个固有优点，即可以利用MOS管本身的PN结实现隔离 而不需增加新的PN结。对于双极型晶体管常采用氧化物隔离方法，即在形成三极管区域的四周构筑一隔离环，该隔 离环为二氧化硅绝缘体，因而集成电路中的各个三极管之间，以及各三极管与其他元件（如电阻、 电容等）之间是完全电隔离的。氧化物隔离的示意图见图32。图中有两个三极管，每个三极管 四周被二氧化硅所包围，因而这两个三极管在电学上完全被隔离，其横截面图将示于3. 3节中 的图35。3. 2二极管的结构用于集成电路中的二极管，其制作步骤和实际结构示于图33。图3-3集成电路中二极管的制作步骤在集成电路中，要求二极管的两个引出端（P

4、端和N端）必须在芯片的上方引出（而不是像图214那 样，N端在下方引出），此外还要考虑二极管与芯片中其他元器件的隔离。为此先在P型衬底材料上通过外延 生长得到一层很薄的N型外延层（如图33（a）所示），然后在指定的区域进行P型杂质扩散，形成N型 “岛”（如图33（b）所示），同时形成PN结隔离区，二极管就在此N型“岛”内制作。再形成P型区（如图 33（c）所示），P型区与N型外延层形成PN结。最后形成N+型区，N+型区是为了得到与N型外延层的欧姆连 接。由金属铝作为引出端的一个完整的二极管结构示于图33（d）。3. 3双极型晶体管的结构图219那种简单的三极管结构是无法用于集成电路中的，如果有

5、两个三极管同时制作在一个芯片 上，那它们的收集极就相连了。为此要对这种三极管结构作重大的修改。.首先是在三极管的下方形成一 PN结，使收集极与衬底隔离。对于NPN三极管，采用P型硅片衬底。 用外延生长方法先形成一薄的N型外延层，三极管本身就制作在这一薄外延层上。制作时先在指定的区域进 行P型杂质扩散，形成P型基区；再在基区内指定的区域进行N型杂质扩散，形成N+型发射区。其截面图见 图 34。图3-4用PN结隔离三极管与衬底一其次是设法用氧化物（二氧化硅）把每一个三极管包围起来，将各个三极管在横向上相互隔离起来，这示于图35。图3-5两个完全隔离的NPN三极管但这样的结构仍然存在缺点，由于收集极

6、电流必须横向流过外延层才能到达收集极，而收集区有一 个很大的串联电阻，因而三极管的电学特性很差。为了减小这一收集区电阻，必须增加两个N+型区。一个是 称为“埋层”的N+型层，它在外延层生长前就设法在P型衬底上形成，其目的是减小收集区的横向电阻。另 一个是在收集极接触处下面形成一N+型区，以减小收集极串联电阻，通常这一步是与N+发射区同时形成的。 具有埋层结构的NPN双极型晶体管见图36。当然对于双极型晶体管也可以采用PN结环实现隔离，如图37所示。从图中可以看出，一个重掺 杂的P+环围绕此NPN三极管，该P+环一直深入到？型衬底区，因而可图3-6具有埋层结构的NPN双极型晶体管图3-7采用PN

7、结环隔离的NPN双极型晶体管以同时实现横向和纵向的PN结隔离。但是PN结隔离环的宽度要比氧化物环宽，而且电容量 也较大，所以近年来已不常使用。另一种隔离技术称为槽隔离(trench isulation)。它是在三极管的四周通过腐蚀方法形 成一个槽环，槽的内壁生长出一薄氧化层，再填充进多晶硅。此方法的优点是槽环所占面积较 小，但制造工艺较复杂，成本较高，只在某些要求较高的电路中使用。为减小尺寸而改进得到的较完善的三极管结构示于图38。在这种改进结构中，首先在 基区与收集区之间插入氧化层，以防止两者非常靠近时的相互影响。该氧化层的存在还使基区 与收集极区金属接触的位置不再要求非常严格的定位，从平面

8、设计上，基区与发射区也可以延 伸到P型基区的边缘，而不再需要留有间隙(与图36相比)。经改进后采用氧化物隔离的三极 管尺寸可以小于10 um x10umo图3-8 一种较完善的NPN双极型晶体管结构3. 4 MoS场效应晶体管的结构3.4.1场氧化层的作用在3.1节中谈到，MOS管可以利用自身的PN结实现电学隔离。但如果在两个MOS管之 间有一金属导线通过，那就会形成一寄生MOS管，如图39所示。该金属导线被认为是此寄生MOS管的栅极，两端为源区和漏区。如果此寄生MOS管偶然 处于开启状态而引起了漏源电流，即使这一电流很小也会使整个电路功能发生混乱。为了防止 这一现象的发生，在各MOS管之间设

9、法生长出一比较厚的二氧化硅层，使它们在横向上完全隔 离，见图310。我们常称此二氧化硅层为场氧化层(field oxide layer)。这一较厚氧化层的 存在，使寄生MOS管的阈值电压升高了。寄生MOS管的阈值电压可设计成高于电路中的电源电 压，由于通常电路中金属导线上的电压不会大于电源电压，所以此寄生MOS管就永远处于关闭 状态，因而起到横向隔离作用。MOS管本身所处的区域称为有效区，其四周为场氧化区MOS管的漏极和源极的金属接 触在有效区内，栅极的金属接触则可在有效区外，三者的金属连线在场氧化层上通过。一个完 整的N沟MOS管结构的截面图和顶视图见图311。图3 11 N沟MOS管结构的

10、截面图和顶视图3。4.2 CMOS电路的结构一种既包含N沟MOS管又包含P沟MOS管的电路称为互补型MOS电路(complementary MOS)，简称CMOS电路。为了使两种不同类型的MOS管做在同一硅片衬底上，就先要在硅衬底上 形成一 N 阱(N-well)或 P 阱(P-well)。现以N阱为例，P沟MOS管应设法制作在N阱中，而N沟MOS管则应直接制作在衬底上，如图312 所示。图312 N阱CMOS的原理图如果在硅片衬底上先形成P阱，则N沟MOS管制作在P阱中，而P沟MOS管直接制作在衬底上。近 代的cMOs电路也有采用双阱工艺的，即在衬底的高阻率的外延层上分别形成P阱和N阱，然后

11、N沟MOS管和 P沟MOS管就分别制作在P阱和N阱中。采用场氢化屡隔离的CMOS电路结构示于图313。图3-13采用场氧化层隔离的CMOS电路结构3. 5电阻的结构一般在集成电路中很少使用电阻，特别是在MOS电路中，即使需要也用MOS管来代替。但在某些集 成电路中，例如双极型电路中还需要采用电压与电流具有线性关系的电阻。对于双极型电路中的电阻，它的制作过程可与双极型晶体管的制作同时进行，并利用双极型晶体管中的某一层来形成电阻，如图314 所示。从图中可看出，这是利用NPN晶体管的P型基区扩散层作为电阻，因为P型层的电阻率比较易于得到 所要求的电阻值(电阻值限于10 kQ以下)。在P型层的两端有

12、该电阻的连接端(图中的A和B)。在纵向方向 仍采用PN结隔离，横向方向则利用氧化物隔离。但这样得到的电阻，其电阻的绝对值较难以控制。为得到精 确的电阻值，常利用多晶硅薄膜来制作电阻。该多晶硅薄膜是通过“淀积”方法沉积在二氧化硅的上面，其 面积和厚度都需精确控制，因而工艺复杂度增加，一般只在特殊需要时才采用这一方法。图3-14双极型电路中的电阻3. 6电容的结构集成电路中的电容可以利用反向偏置时的PN结电容来获得。但这样的电容，其电容量 是反向偏压的函数，因而电容值会随电压而变化，比较好的方法是利用金属与扩散区、多晶硅 与金属、两层多晶硅或两层金属之间形成的平行板电容来构成电容。一种利用金属与扩

13、散区形 成的平板电容示于图315。上电极为金属铝，下电极为扩散N去，两平板之间的介质为二氧 化硅层。图315金属与扩散区形成的电容(a)工艺复合图；(b )横截面图通常这种电容器所占面积较大，一个100 pF的电容在芯片上所占的面积往往要超过100 个晶体管所占的面积，因而在集成电路中，实现电容的相对成本与用分立元件实现电容时的相 对成本是不同的。一般地，在集成电路中，电容的成本要高于电阻，电阻的成本要高于晶体管， 因此，在集成电路的设计中应尽可能地避免采用电阻和电容这类元件。3. 7接触孔、通孔和互连线为了使各类器件的端口能够被引出，在集成电路制造时需在表面的二氧化硅层上指定的位置 处开出一

14、个孔，这个孔称之为接触孔(contact)。这个孔位置处的硅被暴露出来后，直接淀积上 金属层，使金属与硅直接接触形成欧姆接触。另一种孔称为通孔(via)，用于多层金属连线之间的直接连通。它是在两层金属之间的 绝缘层上开出一个孔，在淀积上一层金属连线时，使金属物进入孔中而使上下两层金属连线连 接。棒触孔与通孔的示意图见图316。图3-16接触孔与通孔的示意图集成电路中的互连线通常采用金属线，如铝线或含有少量硅的铝线，近年也采用铜来作 为互连线。除了金属互连线外，有时也用多晶硅作为互连线，但因多晶硅的电阻率较高，所以 只能作为短距离互连之用。3. 3 MOS电容MOS电容分两类：一类是参与运算的专

15、门制作的MOS电容，例如开关电容网络中的积分 电容和等效电阻用电容，这类电容要求电容值相对准确而稳定；另一类是MOS管极间电容和寄 生电容，这类电容越小越好，大了会影响电路的带宽、工作速度或造成运算误差。3. 3. 1用作 单片电容器的Mos器件特性 .专门使用MOs电容的器件相当于二端器件，如图312所示。其中，图312(a)为MOS 电容结构，多晶硅和N+扩散区构成电容器CAB的两极，二氧化硅(Si02)为绝缘层。图312(b) 中，Cp为N+区与衬底之间的寄生电容。图312单片MOS电容器结构a)单片MOS电容器结构；(b)MOS电容模型单位面积电容Cox为r1 E01si02h 一、=

16、-总的MOS电容为CAB 一吒WL=CoAG(321)其中，Ac 一WL为MOS电容的面积，。为氧化层厚度。例如，to 一 100 nm,0ssioo =3.46X10-1F/m，那么Cox：3.46X_ 1 再 0-jIF/m 3.46X10 pF/ 弘 m2100X10m。 “因此，要获得一个C=34. 6 pF的MOS电容，需要硅片面积 为10um2，相当于25只晶体管的面积。由此可知，要获得一个比较大的MOS电容是比较困难的。 3. 3. 2 MoS管的极间电容和寄生电容MOS管的极间电容存在于4个端子中的任意两端之间，这些电容的存在影响了器件和电 路的高频交流特性。如图313所示，这

17、些电容包括以下几部分：栅极和沟道之间的氧化层电容C1 = CoxAG=CoxL。衬底和沟道之间的耗尽层电容Coo多晶硅栅与源、漏之间交叠而形成的电容C3、C4o源、漏与衬底之间的结电容C5、C6o图313 MOS管的栅电容及寄生电容(口)结构图；(6)等效电路对于栅电容C1，随着Uas从负向正变化，其电容的变化规律如图314所示。当Ucs为负时，将衬 底中的空穴吸引到氧化层界面，我们称此处为“积累区”。随着Ucs负压变小，界面空穴密度下降，在氧化 层下开始形成耗尽层，器件进入弱反型状态。总电容为Cox与cdep的串联电容，总电容减小。随着Ucs为正 且进一步加大超过UTH时，器件进入强反型层状

18、态，导电沟道出现，Cox本不变。例如，t。一 100 nm，0ssio。=3.46X10-1F/m，那么Cox：3.46X_ 1 再 0-jIF/m 3.46X10 pF/ 弘 m2100X10m。“因此，要获得一个C=34. 6 pF的MOS电容，需要硅片面积为10rm2，相当于25只晶体管的面积。由此可知，要获得一个比较大的MOS电容是比较困难的。3. 3. 2 MoS管的极间 电容和寄生电容MOS管的极间电容存在于4个端子中的任意两端之间，这些电容的存在影响了器件和电路的高频交 流特性。如图313所示，这些电容包括以下几部分：栅极和沟道之间的氧化层电容C1 = CoxAG=CoxL。衬底

19、和沟道之间的耗尽层电容C。多晶硅栅与源、漏之间交叠而形成的电容C3、C4。源、漏与衬底之间的结电容C5、C6。图313 MOS管的栅电容及寄生电容(口)结构图；(6)等效电路对于栅电容C1，随着Uas从负向正变化，其电容的变化规律如图314所示。当Ucs为负时，将衬 底中的空穴吸引到氧化层界面，我们称此处为“积累区”。随着Ucs负压变小，界面空穴密度下降，在氧化 层下开始形成耗尽层，器件进入弱反型状态。总电容为Cox与cdep的串联电容，总电容减小。随着Ucs为正 且进一步加大超过UTH时，器件进入强反型层状态，导电沟道出现，Cox本不变。图314 MOS栅电容与UGS关系曲线为了减小电容，可将一个尺寸较大的管子改为两个尺寸较小的管子，并联成“折叠”结构，在W/L 的情况下有利于减小结电容，如图315所示。图3 一 15折叠”结构可减小结电容(a)尺寸大的MOS管(b)折叠结构的MOS管3. 4 MOS管的Spice模型参数目前许多数模混合计算机仿真软件的内核都是Spice。计算机仿真（模拟）的精度很大程度上取决于 器件模型参数的准确性和算法的科学先进性。了解Spice模型参数的含