zynq soc7000汇总6设计实例3599

1、1，DSP+FPGA 实时信号处理系统2，FPGA+DSP 实时三维图像信息处理系统3，采用 FPGA+DSP 结构的多通道高速与实时图像处理系统的设计与实现方案4，基于5，基于6，基于7，基于DSP 与 FPGA 的蓝牙系统设计DSP 和 FPGA 的通用图像处理设计FPGA+ DSP 的实时图像处理系统设计与实现DSP 的实时图像目标搜索与系统设计1，DSP+FPGA 实时信号处理系统实时信号处理系统要求必须具有处理大数据量的能力，以保证系统的实时性；其次对系统的体积、功耗、稳定性等也有较严格的要求。实时信号处理算法中经常用到对图象的求和、求差运算，二维梯度运算，图象分割及区域特征提取等不

2、同层次、不同种类的处理。其中有的运算本身结构比较简单，但是数据量大，计算速度要求高；有些处理对速度并没有特殊的要求，但计算方式和控制结构比较复杂，难以用纯硬件实现。因此，实时信号处理系统是对运算速度要求高、运算种类多的综合性信息处理系统。 信号处理系统的类型与常用处理机结构根据信号处理系统在信号处理系统分为三大类：、处理能力以及计算问题到硬件结构方法的不同，将现代指令集结构（）系统。在由各种微处理器、处理器或指令集处理器等组成的信号处理系统中，都需要通过系统中的处理器所提供的指令系统（或微代码）来描述各种算法，并在指令的控制下完成对各种可计算问题的求解。硬连线结构系统。主要是指由集成电路（）的

3、系统，其基本特征是功能固定、通常用于完成特定的算法，这种系统适合于实现功能固定和数据结构明确的计算问题。之处主要在于：设计周期长、成本高，且没有可编程性，可扩展性差。可重构系统。基本特征是系统中有一个或多个可重构器件（如），可重构处理器之间或可重构处理器与结构处理器之间通过互连结构一个完整的计算系统。从系统信号处理系统的方式来看，常用的处理机结构有下面几种：单指令流单数据流（）、单指令流多数据流（）、多指令流多数据流（）。结构通常由一个处理器和一个存贮器组成，它通过执行单一的指令流对单一的数据流进行操作，指令按顺序，数据在每一时刻也只能一个。弱点是单片处理器处理能力有限，同时，这种结构也没有发

4、挥数据处理中的并行性潜力，所以在实时系统或高速系统中，很少采用结构。 结构系统由一个控制器、多个处理器、多个存贮模块和一个互连网络组成。所有“活动的”处理器在同一时刻执行同一条指令，但每个处理器执行这条指令时所用的数据是从它本身的模块中的。对操作种类多的算法，当要求存取全局数据或对于不同的数据要求做不同的处理时，它是无法独立胜任的。另外， 一般都要求有较多的处理单元和极高的吞吐率，如果系统中没有足够多的适合 处理的任务，采用 是不合算的。 结构就是通常所指的多处理机，典型的系统由多台处理机、多个存储模块和一个互连网络组成，每台处理机执行自己的指令，操作数也是各取各的。结构中每个处理器都可以单独

5、编程，因而这种结构的可编程能力是最强的。但由于要用大量的硬件资源解决可编程问题，硬件利用率不高。 结构随着大规模可编程器件的发展，采用结构的信号处理系统显示出了其优越性，正逐步得到重视。与通用集成电路相比，具有体积小、重量轻、功耗低、可靠性高等几个方面的优势，而且在大批量应用时，可降低成本。现场可编程门阵列（）是在的基础上发展出来的，它克服了不够灵活的缺点。与其他中小规模集成电路相比，其优点主要在于它有很强的灵活性，即其的具体逻辑功能可以根据需要配置，对电路的修改和很方便。目前，的容量已经跨过了百万门级，使得成为解决系统级设计的重要选择方案之一。结构最大的特点是结构灵活，有较强的通用性，适于模

6、块化设计，从而能够提高算法效率；同时其开发周期较短，系统易于和扩展，适合于实时信号处理。实时信号处理系统中，低层的信号预处理算法处理的数据量大，对处理速度的要求高，但运算结构相对比较简单，适于用进行硬件实现，这样能同时兼顾速度及灵活性。处理算法的特点是所处理的数据量较低层算法少，但算法的控制结构复杂，适于用运算速度高、寻址方式灵活、通信机制强大的 线性流水阵列结构来实现。在的工作中，设计并实现了一种实时信号处理结构。它采用模块化设计和线性流水阵列结构(图)。这种线性流水阵列结构具有如下特点：接口简单。各处理单元（）之间采用的外部接口。易于扩充和。各个的结构完全相同，而且外部接口，所以系统很容易

7、根据需要进行硬件的配置和扩充。当某个模块出现故障时，也易于更换。处理模块的规范结构能够支持多种处理模式，可以适应不同的处理算法。每个的由和可重构器件的辅助电路，如组成，另外还包括一些器、先进先出（）器件及 等（图）。可重构器件电路与处理器相连，利用处理器强大的功能实现单元电路和各个单元之间的通信。从的角度来看，可重构器件相当于它的宏功能协处理器（）。中的其他电路辅助电路进行工作。和各自带有，用于存放处理过程所需要的数据及中间结果。 中了的执行程序和的配置数据。先进先出（）器件则用于实现信号处理中常用到的一些操作，如延时线、顺序等。每个单独做成一块，各级之间通过插座与底板相连。底板的结构很简单，

8、主要由几个串连的插座，其作用是向各个提供通信通道和电源供应。可以根据需要安排底板上插座的个数，组成多级线性阵列结构。这种模块化设计的突出优点在于，它使得对系统的功能扩充和变得非常简单。需要时，只要插上或更换电路板，就可以实现系统的扩展和故障的排除。每一级中的都有通信端口与前级和后级电路板相连，可以很方便地控制和协调它们之间的工作。 应用实例应用上述线性流水阵列结构实现了一个实时目标检测系统，该系统的任务主要是接收头输出的灰度图象，经预处理、编码、直线拟合和目标识别后，输出结果到机显示。在这个任务中，预处理模块包括抽样、卷积和编码等步骤，属于低层的处理，其运算数据量大，但运算结构较规则，适于用进

9、行纯硬件实现；而直线拟合及目标识别等高层图象处理算法，所处理的数据量相对较少，但要用到多种数据结构，其控制也复杂得多，用编程来实现。重构处理模块采用的是公司的系列。这是一种基于的现场可编程门阵列。表给出了 系列的一些参数。表 1 XC5200 系列 FPGA 的一些参数系列逻辑功能的实现由规则排列的逻辑单元阵列（）来完成，它是的主要部分。的是可重构逻辑块（），四周是一些输入输出块（）。和之间通过片内的布线资源相连接。由配置代码驱动，和的具体逻辑功能及它们的互联关系由配置数据决定。整个模块的设计实现在公司的 开发上完成。该系统支持设计输入、逻辑仿真、设计实现（设计综合）和时序仿真等系统开发全过程

10、。在选用时，主要应能能否满足快速判读算法的要求，具体说就是要求选择那些指令周期短、数据吞吐率高、通信能力强、指令集功能完备的处理器，同时也要兼顾功耗和开发支持环境等。表列出了一些常用微处理器的性能参数。选择的是应用广泛、性价比较高的出的为满足并行处理需求的位浮点。主要特性如下：表 2 常用微处理器对照表。它是公司推外部时钟，时钟，所有指令均单周期完成，处理器采用高度并行机制，可同时进行多达项各类操作。两套相同的外部数据、地址总线，支持局部器和全局共享器。个高速并行通信口，采用异步传输方式，最大速率可达。通过令牌传递可灵活实现数据双向传输，这种结构很适合之间的互连。个通道，每个通道的最大速率可达

11、。总线与的地址、数据、指令总线完全分开，避开了总线使用上的瓶颈。处理器类型DSP（Motorola)ADSPTMS3209600256156210202101C30C40C50字长/bit32163216323216指令周期50505060332550/ns1024 浮点1.042.330.962.072.361.933.42FFT 时间器件XC5204XC5206XC5210XC5215逻辑单元48078412961936最大逻辑门6000100001600023000多功能块1012141418182222CLB120196324484触发器48078412961936I/O1241481

12、96244从结构和功能上看，很适合与可重构器件互相配合起来高速、高精度的实时信息处理系统，并完全可以胜任图像信息的实时处理任务；此外，的开发系统也比较完备，支持语言和汇编语言编程，能够方便地进行算法移植和软硬件的协同设计。衡量系统的整体性能不仅要看所使用的器件和所能完成的功能，还要看器件之间采用怎样的互连结构。可以完成模块级的任务，起到的协处理器的作用。它的可编程性使它既具有集成电路的速度，又具有很高的灵活性。结构的主要优势是：所有指令的执行时间都是单周期，指令采用流水线，的数据、地址、指令及总线分开，有较多的寄存器。这些特征使它有较高的处理速度。具有硬件的高速性，而具有的灵活性，从器件上，能

13、够满足处理复杂算法的要求。同时，的个通信口和个通道使其能够在不被中断的情况下比较从容地应付与外界大量的从。互连来看，使用了的通信口完成与的互连，能够保证在任何情况下与的数据通道的畅通。另外，和各自都有输入端口，使得系统的处理结构多样化。比如，可以作为处理流程中的一个模块，独立完成某项功能，也可以作为的协处理器，通过的调用来完成特定的子函数。底板将互连性延伸到之间，使得多个电路板能够组成多处理机系统。前级的既可以与下一级的通信，也可以将数据发送到下一级的。综上所述，本文基于的线性流水阵列结构，为设计中如何处理软硬件的关系提供了一个较好的解决方案。同时，该系统具有灵活的处理结构，对不同结构的算法都

14、有较强的适应能力，尤其适合实时信号处理任务。2，FPGA+DSP 实时三维图像信息处理系统系统信息处理流程见图 2 所示。CCD 机的多路模拟信号经 MAX440 按需要选定后，送入模数转换器 SAA7111A 将机输出的模拟全电视信号 CVBS 转换成数字信号；之后信号流入图像预处理器 Spartan XC3S400,经过提取中心颜色线、提取激光标数据融合以及三维构型的运算；最后将 DXF 文件数据经由 PCI 接口传送到 PC,完成三维图像变换和显示等最终处理；整个系统的逻辑连接和控制以及部分由另一片 FPGA来完成。志线和物体轮廓线的预处理后，配送到两片 TS201 进行定标参数计算、坐

15、标计算、三维重建、三维图像信息处理一直是图像 处理领域的热点和难点，目前国内外成 三维信息处理系统不多，已有的系统主要依赖高性能通用 PC 完成图像 、预处理、重建、构型等囊括底层和 的处理工作。三维图像处理数据量特别大、运算复杂，单纯依靠通用 PC 很难达到实时性要求，不能满足现行高速三维图像处理应用。本系统中，采用 FPGA 实现底层的信号预处理算法，其处理数据量很大，处理速度高，但算法结构相对比较简单，可同时兼顾速度和灵活性。处理算法数据量较少、算法结构复杂，可采用运算速度快、寻址方式灵活、通信机制强大的 DSP 实现。1 三维图像处理系统组成 1.1 硬件系统该系统由五个模块组成，如图

16、 1 所示。地址线，简化控制的目的。1.2 处理器为满足系统大数据量快速处理的要求，三款均为高性能产品，其硬件方面的特点给系统设计带来极大的方便，其优异的运算性能可确保系统的快速实时性。FPGA 采用 Xilinx 公司近期推出的采用 90nm 工艺的 Spartan3 系列的 XC3S400，该系列是目前为止工艺最先进、价格较低、成本内 I/O 管脚最多的级可编程逻辑器件。XC3S400 时钟频率可达 326MHz，信号摆幅 1.14V 和 3.45V，I/O 口支持 622Mbps 的数据传输率，具有高性能 SelectRAM器，多达 4 个数字时钟管理器模块和 8 个全局时钟多路复用缓冲

17、器。DSP 采用 ADI 公司的款基于并行处理设计、具有海量片内 RAM 的 TigerSHARC ADSP TS201 。其集成的 RAM 容量高达 24Mbit，速度最高达 600MHz。内设双运算模块，每个包含一个 ALU、MUL、64bit 移位寄存器、32 个 32bit 寄存器组和一个 128bit 通信逻辑单元，相关的数据对齐缓冲器；双整数 ALU，各有独立的寄存器组，提供数据寻址和指针操作；4 个128bit 宽度总线，每个都连接到 6 个 4Mbit 的器块；提供与主机处理器、多处理器空间、片外器外设、外部 SRAM 和 SDRAM 相连的外部端口；14 通道 DMA 控制器

18、；4 个全双工低电压差分信号输入的 Link Port；具有片内仲裁总线，用于多 DSP 无缝的连接。数字化器采用了 Philips 公司的增强输入处理器(EVIP)SAA7111A 模数转换器。该产品广泛应用于个人、多、数字电视、可视、图像处理、实时等领域，纯3.3V CMOS 工艺的模拟前端和数字编，能够将 PAL/TSC/ECAM 为与 CCIR-601 相兼容的多种数字格式，支持 TV 或 VTR 信号源的 CVBS 或 S-信号，最高图像分辨率可达 720576，支持 24 位真彩色，可以通过串行总线动态配置 SAA7111A模数转换器的工作方式和各种参数。2 模块设计 2.1与数字

19、化模块由于模拟机的是 PAL 制的复合信号(CVBS)，所以必须先将其数字化才能开始后继数字处理。与数字化模块主要包括一片多路复用器 MAX440、一片2.2 FPGA 图像预处理模块预处理从巨大的信息中提取极少量的对三维重建有用的信息传送至 DSP 后处理。该模块包括主处理 FPGA 和高速 FIFO，负责实时信号并对到的无压缩的信息进行预处理，包括提取激光中心线、提取轮廓线、提取中心颜色线三个部分。SAA7111A、一片 I2C 接口控制器 PCF8584 和一些连接逻辑。MAX440 用来快速切换来自不同模拟输入端的模拟流，SAA7111A 模数转换器是该模块的，它模拟，将其数字化为 7

20、20576 的 RGB(8，8，8)真彩色信号格式的数字，其输出的 RGB 真彩色信号为 16 位，其中高字节和低字节数据周期分别为 74ns 和 37ns，即低字节的频率是高字节的 1倍。这样就要利用触发器和两个分别为 13.5MHz 和 27MHz 的时钟信号，将输入数据格式转换为 24 位、周期均为 74ns 的 RGB 真彩色信号，此外，它还为整个硬件系统提供必要的时钟和同步信号；PCI 接口控制器通过 PCF8584 来配置和控制 SAA7111A，连接逻辑由 FPGA 实现。在体系结构设计上，FPGA 处理器采用 SIMD 结构，在一个控制单元产生的控制信号下，数据通路中的三个算法

21、并行运行。由于该系统要求处理速度较高，因而在数据通路中采用了流水线技术以提高速度。此外，本系统中为图像采用了许多大容量高速 FIFO，以达到减少为了提高的整体性能，更重要的是为预处理提供相邻的有激光帧和无激光帧，必须通过帧缓存首先暂存无激光帧。缓存由 3 片 AverLogic 公司的 AL422B 及一些由 FPGA实现的连接逻辑组成；当前端模块输出无激光帧时，SA7111A 控制 3 片 AL422B 写操作，将其存入 FIFO；当前端输出有激光帧时，后端的处理模块控制 3 片 AL422B 进行读操作，读出暂存在其中的无激光帧数据。预处理 FPGA 将的无激光帧和有激光帧进行相减运算。输

22、出同样采用 3 组缓存分别用来暂存激光样条数据、目标轮廓线数据和图像中心线数据；所有模块均采用同步时钟控制，同步时钟采用由 SAA7111A 模数转换器产生的 LLC2 信号。为了提高系统速度，算法复杂、耗时较长的计算过程进行了流水线处理。2.3 DSP 三维重建模块成。2.4 PCI 通口模块根据三维信息获取系统的速度传输要求，采用 PCI 接口完成该系统与通用 PC 的信息交互。PCI 接口控制器是硬件部分的控制中心和中心，它接收设备驱动程序令和数据，配置和控制系统的各个模块使其协调工作，完成系统任务；它还负责将到和处理后的数据通过 PCI 总线转送给通用 PC。本系统采用 PLX 公司的

23、 32bit/33MHz PCI9030 作为接，串行 EEPROM-FM93CS56L 电可擦除只读器保存 PCI9030 的配置信息。口2.5 系统控制与模块控制单元对处理器的数据处理单元和输入数据格式转换单元以及所有 FIFO 器产生控制，与预处理 FPGA 配合完成 DSP 的 LinkPort 协议。由于数据处理单元中为流水处理，在控的级数。控制单元还与 PCI 接口连接，接收来计算机的控制信号和背景阈值等信息。控制 FPGA 还是 SAA7111A、PCI 接口和 DSP 之间的图像和信息交换的桥梁，为其提供所需要的参数和数据信息。3设计与实现 3.1 图像预处理算法如图 3，激光

24、带预处理算法的实现为：由于有激光帧和无激光帧是依次交替产生的，因此首先要保存一帧有激光帧，在其下一帧，即无激光帧到来时，将保存的有激光帧和当前无激光帧的相、列的点相减，再对结果进行亮度提取，处理完成后的数据存入目标缓存。制单元的设计中要特别注意由流水线产生的固定周期的延时，延时的周期数等于相应流水线为了应对三维图像大数据量复杂高速运算的需要，这里采用了两片 TigerSHARC 201并行三维重建运算。由控制 FPGA 对两片 DSP 所要处理的图像进行任务分配，DSP 结合预处理 FPGA 存入 FIFO 的数据和 PCI 总线所给处理参数进行定标参数计算、坐标计算、三维重建和构型。由于 T

25、S201集成的总线仲裁机制，双 DSP 可以实现无缝连接，大大减小了多 DSP协调工作的设计难度。DSP 间的连接是依靠其拥有的全双工 LinkPort，它采用 LVDS（低电 平差分信号）输入数据。链路口能独立或同时工作，在时钟的上升沿和下降沿锁存数据。链路时钟频率最高可以与处理器核相同，高达 500MHz，每个链路能完成 500Mbps 的单向数据传输。每个 DSP 的 4 个 LinkPort 合起来最大的通透率为 4.0Gbps。连线短且简单，不需要额外的辅助电路，且可有效防止连线长引起的信号畸变。LinkPort 传输协议由控制 FPGA 完如图 4，实现提取轮廓线算法分为三个部分，

26、首先由计算比较模块对输入像素点的值与预先检测不到边缘点，这时将 0 存入目标缓存作为无边缘点的标识。提取中心线算法实现比较简单，只需对目标缓存的写允许信号加以控制，使 RGB 数据只能。每行的中心点处写入目标缓存即可。3.2 三维重建和构型等数据文件传入 PC 机，使用后端处理进行显示3。3.3 算法实现图像预处理算法设计使用 Verilog HDL 在 Xilinx 公司的 ISE8.1 集成编译环境下成功实现；FPGA 开发流程不再赘述。DSP 三维重建算法已使用 C 语言在 ADI 公司 Visual DSP+环境下成功实现。算法实现步骤如下：用 C 语言编程实现算法。使用 Visual

27、 DSP+编译器将源程序编译成目标文件。根据产生的目标文件，分析结果及源程序结构并优化源代码。应用 TigerSHARC 201 评估板进行运算时间评估。重复上述步骤直至达到系统实时性要求，最后到目标板。整个系统联机运行稳定，满足设计要求，实时性好。拟现实，有着重要的意义,3，采用 FPGA+DSP 结构的多通道高速1 系统硬件结构设计方案与实时图像处理系统的设计及处理系统结构如图 1 所示。该系统由本文设计的多通道同步高速示和系统控制四个模块组成。、处理、显的多路模拟信号经 A/D 阵列转换后,输入到处理模块中进行图像处理，处理结果经 D/A 转换后,显示在终端监视设备上。整个过程(包括处理

28、模块、显示模块)都在系统控制模块协调下进行。模块、实时三维图像信息处理以其数据量大、速度要求高、处理过程复杂的特点使其难以使用集成 电路实现。本文研究的以目前高性能处理器的 FPGA+DSP 为架构的三维图像处理系统精心设计了算法的硬件实现，充分利用了两种处理器的长处。实验表明，该系统有着良好的性能，对实现基于网络的实时三维扫描应用，如三维传真、机械加工、快速成型和虚如图 5 所示，高速 DSP 将根据预处理信息得到的激光标志线、轮廓线和中心颜色线数据与源数字化图像结合起来进行三维重建。首先根据获取的图像标志点数据结合控制点三维坐标数 据计算出系统定标数据；其次根据轮廓线计算物体外表面展开图，

29、再依据定标数据结合展开 图和机械参数对图像中的坐标点进行计算，给出数据集，输出深度数据文件；最后对多次扫描的数据进行融合，将离散点构型成模型（或彩色模型），将模型生成 DXF、STL计算好的阈值进行比较，判断其是否为目标像素；然后利用一个序列检测模块进行一维尺度滤波以去除某些噪声点；再经过一个边缘检测模块，提取出每行的第一个目标像素作为目标的左边缘点；完成后将此点所对应的列地址数据存入目标缓存。在某些情况下，可能整行都2模块通常的多路方案2是：(1)采用多片 ADC 器件，每路模拟输入对应 1 片 ADC。(2)采用 1 片高速 ADC 器件，由多路开关选择后送给 ADC。一般采用 CPLD

30、或 FPGA 控制各 ADC 或多路开关的方式达到高速的目的。但是，采用以上的方案均存在一些问题：相应电路庞大，接口复杂；一般都数据缓冲区，降低了系统的传输速度，同时对于高精度、多通道、并行转换 A/D 系统，使接入 FPGA 的管脚数增多，这样造成 FPGA 等系统资源的严重浪费和成本的增加。、分时的方法3，提高了系统本系统采用了一种共享总线、同步和传输速度，达到对多通道、高分辨率并行 A/D 同步的有效控制，合理利用了 FPGA 系统资源，降低了硬件成本。总线共享、同步、分时的方法主要是借鉴了分时操作系统的，按照时间片对 A/D 转换结果进行轮循。从图 1 可知，在硬件设计上，多路 A/D

31、 转换器共享采样时钟信号 CLK、读写控制信号 AD_wr、片选信号 ADC_cs；A/D1、A/D3、A/D5路数据总线 ADCB1427，A/D0、A/D2、A/D4 共享另一路数据总线 ADCB013；共A/D0、A/D1 共享输出使能信号 ADC_OE0，A/D2、A/D3 共享输出使能信号 ADC_OE1，A/D4、 A/D5 共享输出使能信号 ADC_OE2。多路 A/D 转换器共享采样时钟信号 ADC_clk、片选信号 ADC_CS，保证了采样的同步问题；共享数据总线节约了 FPGA 管脚，合理利用了 FPGA 资源，通过分别使能 ADC_OE信号，在 A/D 转换完成后数据有效

32、的时间内，分时转换结果，达到了并行的目的；不同数据总线的二路 A/D 转换器共享使能信号，保证在同一时间片内并行换结果。ADC 的选择如下：二路 A/D 转检测速度达到 25 瓶/s，也就是每个瓶的检测时间为 40ms。另外，对药该系统要求用瓶的检测其精确度是考虑的重要。这对 ADC 的转换精度和转换时间要求较高。本文 A/D 转换采用 TI 公司的 ADS8364，它是专为高速同步系统设计的高速、低功耗、六通道同步采样的 16 位 A/D 转换，共个引脚，适用于噪声比较大的环境，其最大采样率为 250KS/s；每个输入端都有一个 ADC 保持信号，用来保证几个通道能同时进行采样和转换，可以对

33、单极性或双极性输入电压进行 A/D 转换；三个保持信号(HOLDA、HOLDB、HOLDC)可以启动指定通道的转换。当三个保持信号同时被选通时，其转换结果将保存在六个寄存器中；当 ADS8364采用 5MHz 的外部时钟来控制转换时，它的取样率是 250kHz，采样和转换可以在 20 个时钟周期内完成；对于每一个读操作，ADS8364均输出十六位数据；地址/模式信号(A0、A1、A2)决定如何从 ADS8364中数据,可以选择单通道、周期或 FIFO 模式；在 ADS8364的 HOLDX 保持至少 20ns的低电平时，转换开始。这个低电平可使各个通道的采样保持放大器同时处于保持状态从而使每个

34、通道同时开始转换。当转换结果被存人输出寄存器后，引脚 EOC 的输出将保持半个时钟周期的低电平；ADS8364采用+5V 工作电压,并带有 80dB 共模抑制的全差分输入通道以及六个 4Ls 连续 近的模数转换器、六个差分采样放大器。另外，在 REFIN 和 REFOUT引脚还带有+2.5V 参考电压以及高速并行接口。ADS8364的差分输入可在-VREF+VREF 之间变化。在信号输入端采用差动运放将模拟输入信号以差分方式输入 ADS8364 芯片，以有效地减少共模噪声，实现较高的有效使数据读出到并行输出总线。精度。通过同时置/RD 和/CS 为低电平可ADS8364转换过程为：当 ADS8

35、364的/HOLDX 保持至少 20ns 的低电平时，转换开始。当转换结果被存入输出寄存器后，引脚/EOC 的输出将保持半个时钟周期的低电平，以提示数据分析处理器进行转换结果的接收，处理器通过置/RD 和/CS 为低电平可使数据通过并行输出总线读出。在转换数据的接收过程中，ADS8364各管脚工作的时序安排很重要。3 FPGA 逻辑控制功能的实现FPGA 是整个、处理和显示系统的逻辑控制，主要包括 A/D 阵列控制、数据与传输控制、图像的预处理、同步时序产生与控制、图像显示控制、EMIF 总线接口逻辑。根据以上控制要求，系统中采用 Altera 公司的 ACEX1K 系列 EP1K50。EP1

36、K50 芯片是一款适合复杂逻辑以及有、缓冲功能的 FPGA，最高工作频率可达 250MHz。该系列具有效率高而又廉价的结构，其特点是将 LUT(查找表)和 EAB(阵列)相结合。基于 LUT 的逻辑对数据路径管理、寄存器强度、数学计算或数字信号处理的设计提供优化的性能和效率。而 EBA 可实现 RAM、ROM、双口 RAM 或 FIFO(先入先出能。3.1 A/D 控制3器)功通过上面对 A/D 控制的分析可以知道，在采样时钟 CLK 为的半个时钟周期内，转换结果是可靠和稳定的。由于片选、地址建立时间以及输出激活时间的要求，在 5MHz时钟信号的半个周期内，以共享总线方式可以控制三路 A/D

37、转换器。因此，通过总线，就可以完成对六路并行数据。图 2 为三路 A/D 转换器共享数据总线的控制时序图，采用 Quartus仿真工具完成。其中，ADC_OE1、ADC_OE2、ADC_OE3 为三路 A/D 输出使能信号，通过分时有效的方法，各路 A/D 转换结果，每个时间片长度为 30ns；ADC_clk为 A/D 采样时钟；In_clk 为外接时钟，经过 PLL 输出 Main_clk 作为系统的主时钟，时钟周期为 10ns；ADC_cs 为 A/D 片选信号，该信号建立需要一定时间，为实现多路 A/D 并行采样，将六路 A/D 片选信号连接在一起，一直有效；Reset 为 FPGA 复

38、位信号。4，基于 DSP 与 FPGA 的蓝牙系统设计系统广泛地应用于工业、国防、图像处理、信号检测等领域。DSP 处理器是一种高速的数字信号处理器，蓝牙技术作为一种低成本、低功耗、近距离的无线通信技术，已广泛应用于许多行业和领域1。本设计采用了 DSP 与 FPGA 协同控制处理，并用蓝牙传输代替有线电缆传输，有效地解决了 DSP 和 FPGA 单独处理的与有线电缆传输的弊端，大大提高了处理能力，拓宽了系统在环境较为恶劣或特殊场所的应用。1 系统硬件设计 1.1 系统总体设计基于 DSP 与 FPGA 的蓝牙系统由下位机和上位机两部分组成。其中下位机主要由前端传感器、信号调理电路、ADC 模

39、数转换电路、DSP 与 FPGA 协同处理模块以及蓝牙模块组成，主要完成前端数据、转换、处理等功能，并将处理后的数据传输给上位机；上位机主要由 USB 蓝牙适配器和 PC 机组成,完成数据的显示、等功能，并向下，利用蓝牙的无位机发送命令。该系统主要实现现场数据高精度、高速度、多通道实时线传输特性实现数据的无线传输。系统硬件框图如图 1 所示。本系统中，DSP 与 FPGA 协同控制处理是系统的部分，通过动作指令控制前端调到的数据经 DSP 和 FPGA 协同处理，后由蓝牙模块将数理模块进行，同时将据传输给上位机，由上位机完成后续的相应处理工作。1.2 前端调理模块前端调理电路主要包括传感器、信

40、号调理电路、ADC 模数转换模块。信号调理电路包括模拟信号调理电路和数字信号调理电路。其模拟信号调理主要实现对模拟信号的缓冲、放大、衰减、滤波以及线性化等处理，以获得 ADC 所需要的归一化信号；数字信号调理主要完成对数字信号的整形、分频、模块相连。、缓冲等处理，以便与 FPGA前端调理电路的数转换,然后与 FPGA是模数转换,对于模拟信号，传感器的信号经调理后需要进行模相连。而数字信号则经过调理后可直接与 FPGA 相连。模数转换模块采用 TI 公司的高速、低功耗、6 通道同步采样的 16 位模数转换器 ADS8364。ADS8364 采 用+5 V 工作电压，具有 80 dB 共模抑制能力

41、的全差分输入通道，6 个模拟输入通道(分为 A,B,C3 组)可以同时并行采样和转换2。考虑到 FPGA 可以灵活地改变时钟频率，进而改变系统的采样频率，所以 ADS8364 由 FPGA 提供时钟和复位信号,最高频率为 5 MHz，其相应采样频率为 250 kHz。同时 FPGA 还为 ADS8364 提供信号。A/D 转换结束后产生转换结束信号,通过 FPGADSP 的中断。在转换结束后，FPGA 将 6 个 16 位的转换结果读入 SDRAM中。ADS8364 的地址/模式信号(A0，A1,A2)决定 ADS8364 的单通道、周期或 FIFO 模式的数据方式。将 ADD 引脚置为，使得

42、读出的数据中包括转换通道信息。在系统中，采用 FPGA 实现 ADS8364 的接口控制电路，ADS8364 转换数据通过 FPGA 存在 SDRAM 中。本系统中，ADS8364、FPGA、DSP 与 SDRAM 的接口连接如图 2 所示。1.3 DSP 与 FPGA 协同处理模块DSP 和 FPGA 协同处理模块是本系统的，其主要完成对 ADS8364 的控制、数据的计算以及相应的逻辑控制，并通过蓝牙完成数据的传输。由于要求数据量大，多与 FPGA 协同路信号同时，要求实时性好、速度快、精度高等，本系统采用基于 DSP处理。系统设计中,采用 TI 公司的 DSPTMS320F2812 和

43、Altera 公司的 FPGAEP2C5。EP2C5 是 Altera 公司推出的 CycloneII 序列 FPGA 器件，采用 TSMC90nm、Low-K 工艺，1.2 V 内核电压，工作电压为 1.15 V3.465 V,内嵌 RAM 119 808 位，13 个乘法器，并有 143个 I/O 脚。在本系统中，为了数据缓存，需要在 FPGA 和 DSP 之间有一个 FIFO 来充当数据的缓存区,同时为了满足中高速实时数据流应用，避免 FIFO 溢出，设计时通过 FPGA及 SDRAM 构造一个 FIFO，以提供一个低成本并能满足高速实时数据流传输的解决方案。 本系统中的 EP2C5 时

44、钟信号由外部晶振提供，EP2C5 的复位信号由 TMS320F2812 的 I/O 口实现。TMS320F2812 为 EP2C5 产生复位信号，当 EP2C5 检测到有效的复位信号后，就会按照 TMS320F2812 产生的分频因子触发 A/D 转换器进行 A/D 采样，同时将 ADS8364 输出的数据经 EP2C5 预处理后,到 SDRAM 中。EP2C5 的 JTGA 口为其提供程序端口。TMS320F1812 数字信号处理器是 TI 公司推出的低功耗、高性能 32 位定点数字信号处理器，它采用 8 级流水线结构,最高主频 150 MHz,片内有 18 KB RAM，128 KB Fl

45、ash器3。TMS320F1812 采用 3.3 V 外设供电和 1.8 V 内核供电，由外部电路提供电源和时钟信号，与蓝牙模块、FPGA 连接时不需要电平转换。本系统中，TMS320F1812 主要功能:控制 FPGA及数据的,通过向 FPGA 发送复位信号、控制信号以及读指令，使 FPGA 从 SDRAM 中的数据，并将数据传输给 TMS320F1812；完成输入数据的计算、打包等处理，与蓝牙模块连接。1.4 蓝牙模块蓝牙模块设计可选用 CSR 公司的 BlueCore2-External 单蓝牙模块。该模块工作电压为 1.8 V，输入输出口的工作电压为 3.3 V,符合蓝牙规范 V1.1

46、 和 V1.2，集成有射频收发、基带控制和管理以及蓝牙主控制器接口协议 HCI，具有 SPI、UART、USB、PIO、PCM 接 口。BlueCore2-External 支持 8 MB 的外部 Flash 和 ROM，可实现 100 m 内的通信1。其结构框图如图 3 所示。本系统设计中，上位机通过 USB 蓝牙适配器，将控制、动作指令发送给下位机，BlueCore2-External 模块接收指令经 DSP 处理后传给其他功能模块，完成前端处理；下位机接收上位机命令，执行相应命令，并通过 BlueCore2-External 模块将处理后的数据无线传输给上位机，完成数据的显示、等。2 系

47、统本实现系统设计主要包括和蓝牙传输。其中，由于采用蓝牙接口模块和USB 蓝牙适配器，这部分协议已经在模块中。因此，用户只需要在 DSP流程图如图 4 所示。和FPGA中编写、处理和收发程序。系统DSP 和 FPGA 编程的主要任务是初始化、逻辑控制、前端和数据的处理传输。系统上电复位后，首先完成系统的初始化，包括 FPGA、TMS320F1812 和蓝牙模块的初始化；然后等待上位机蓝牙适配器发送的控制指令，通过下位机的蓝牙模块完成与上位机的连接、数据传输、断开连接等操作。在 DSP 收到上位机的控制信息后，选择相应的处理算法，向 FPGA 发出动作指令，同时 FPGA 发出参数指令，控制 A/

48、D 转换器完成数据，并将 ADS8364 输出数据进行预处理后存入 SDRAM 中。当上位机通过蓝牙提出数据指令时，DSP 向 FPGA 发出读指令，FPGA 从 SDRAM 中成数据的计算，打包等处理，最后通过蓝牙发送给上位机。数据并发送给 DSP，由 DSP 完基于 DSP 与 FPGA 的蓝牙系统，可以同时具备 DSP 与 FPGA 的优势，支持更高的计算处理能力。其良好的重构方案，可以很好地完成多路信号、大量信号的实时、快速、，适用于恶劣复杂的环境，且开发成本低，具有较高的使用价值4,有很好的应精确用前景。5，基于 DSP 和 FPGA 的通用图像处理设计基于 DSP 和 FPGA 的

49、通用图像处理设计摘要：设计一种基于 DSP 和 FPGA 架构的通用图像处理口设计，并对图像数据进行简，运用 FPGA 实现微处理器接单预处理，利用 DSP 进行复杂图像处理算法和逻辑控制，实现图像数据的高速传输与实时处理。系统可应用于贴片机芯片检测中，并进行性能评估实验。实验表明该系统满足实时性和功耗的设计需求，易于和升级，具备较强的通用性。1 引言随着数字化技术不断发展和完善，数字图像处理技术已广泛应用于工业、军事、生物医疗、电信等领域。实际应用中能够运行复杂灵活的图像处理算法和大数据量的数据传输处理能力成为图像处理稳定运行的前提，而系统实时性、体积、功耗等也。传来实现，大多采用通用 PC

50、 机、高速图像卡和基于 VC+的统数字图像处理但很难满足当前对系统体积、功耗和实时性要求。因此这里基于 DSP 和 FPGA 的通用图像处理，充分发挥 FPGA 灵活性强和 DSP 运算速度快、寻址方式灵活的优点，更好地提高图像处理系统的集成度，降低系统功耗，并满足实时性要求。2 高速图像处理的工作原理为实现高速图像的实时处理，该系统采用 DSP 和 FPGA 线性流水线阵列结构，将 FPGA可在通用接口设计和简单信号处理等方面的优点与 DSP 的快速数字信号处理能力相结合，充分发挥这两者的优点。该系统主要由 DSP 和 FPGA 的子系统，为保证大量图像数据流快速稳定通讯，DSP 与 FPG

51、A 间通过外扩的则实现较为复杂的图像处理算法，并提供图像 图像数据的预处理以及微控制器通用接口功能。SDRAM 实现大容量。DSP 子系统功能。而 FPGA 子系统完成 CCD 传感器系统结构原理图如图 1 所示。CCD 传感器输入的图像数据经 FPGA 预处理后，将数据传送至 DSP，DSP 对输入数据进行实时图像处理，并将处理后的图像通过 EMIF 接口发送并保存至外扩 SDRAM。同样，FPGA 也能够外扩 SDRAM 的图像数据，通过 VGA 接口实时显示。对于少量数据流，如系统参数或图像数据传输的起止信息等，则通过 SPI 接口实现。DSP 子系统扩展有 SD 卡接口和 USB 主机

52、接口，主要用于图像数据的和传输等。FPGA 子系统外扩的主要接口包括：I2C、SPI、UART、PS2 和 VGA 等接口，用于系统升级和调试，提高系统通用性。3 系统硬件结构设计系统硬件设计采用模块化设计，将整个系统分为 DSP 子系统和 FPGA 子系统。这通过双端口 RAM 方式实现。两者间的31 器件选型该系统设计选用 TI 公司的 TMS320VC5509A 型 DSP。该款 DSP 功耗低，片上资源丰富，主频最高可达 200 MHz，片上带有 128 K16 bit RAM 和 32 K16 bit ROM，内置 6 个DMA 通道，1 个 I2C 接口，3 个 McBSP 接口，

53、1 个 RTC 模块，其外部器接口(EMIF)能与 SDRAM 无缝连接，同时还带有 USB 接口。FPAG 选用 ALTERA 的 Cyclone-II 系列处理器，具有强大的逻辑处理能力，从而实现微处理器通用接口设计和简单信息预处理功能。32 DSP 与 FPGA 的接口设计为保证系统实时性，DSP 与 FPGA 之间的接口需实现大数据流通讯流畅的功能。将 FPGA结果缓冲器模拟为 SDRAM 接口，一端输入 CCD 图像信号，一端输出图像数据并连接 至 DSP 数据线。DSP 的 EMIF 接口外接一片 4 M16 bit 的 SDRAM MT48LC4M16A2-75，通过将处理后的图

54、像数据回传至外扩 SDRAM，由 FPGA 实时并通过 VGA 接口显示，从而实现 DSP 与 FPGA 之间数据通讯功能。这两者之间配置的双端口 RAM 连接如图 2 所示。DSP 子系统DSP 子系统主要包括电源管理单元、EMIF 接口、SD 卡接口、USB 接口、JTAG 调试接口和引导装载(Bootload)电路等。电源管理单元主要为系统提供稳定电源；EMIF 接口主要用于外部扩展器；SD 卡接口用于掉电后图像数据的；USB 接口用于外接其他外设;JTAG 接口用于电路调试等。电源管理单元DSP 子系统供电可分为 16 V 和 3.3 V 两种，DSP 内核需 16 V 供电，外设及

55、IO端口采用 33 V 供电，并需保证内核先于 IO 上电，IO 先于内核掉电。该系统采用电源器件 TPS767D301 配置不压值。该器件包括电压输出，每路最大输出电流可达1 A输出电压稳定。图 3 为电源管理单元电路。332 外部器接口TMS320VC5509A储器(SBSRAM)和同步动态集成的 EMIF 接口除了支持异步器，还支持同步突发静态存器(SDRAM)。在此通过编程寄存器配置 EMIF 和 SDRAM的连接。设置 CE 空间控制寄存器 1 的 MTYPE=011b 表明连接器是 SDRAM。图 4 为配置的 4 M16 bit 的 SDRAM MT48LC4M16A2-75 的

56、连接电路。由于单个 CE 空间的限制是 4 MB，故使用 2 个 CE 空间，并将 CEO 引脚作为片选，CE1 引脚悬空。外扩的 SDRAM主要用于处理后的图像数据。333 SD 卡接口TMS320VC5509A 内置 MMC 控制器支持对 MMC 卡和 SD 卡的读写，支持 MMCSD协议和 SPI 协议，MMC 控制器的运行频率可通过程序设置，并与 McBSP 接口引脚复用，使用时需设置外部总线选择寄存器(EBSR)。图 5 所示为 MMC 控制器与 SD 卡信号连接图，连接信号有：时钟信号(CLK)、控制信号(CMD)和数据信号(DAT0DAT3)。334 Bootload 电路Boo

57、tload 的功能是在系统上电后，将用户程序从片外的慢速并使其高速运行。这里选用 EEPROM 作为外部非易失性程序器加载至片内 RAM 中，器。TMS320VC5509A的 Bootload 方式支持 EMIF 模式，SPI 模式和 McBSP 模式等。其中 SPI 模式的 EEPROM自举有两种，一种是基于 16 位字节地址，最大可达 64 K 寻址空间；另一种是基于 24 位字节地址，最大可达 16 M 寻址空间。在此选用第BOOTM3：0，便于系统升级。34 FPGA 子系统组成及功能式，并引出 Bootload 模式选择引脚为实现该图像处理通用性和实时性，FPGA 子系统需实现的功能

58、包括：开放式的图总线，DSP 图像处理实时数据总线，100 MB 以太网接口，UART 接口，VGA像实时显示模块，I2C器接口和 PS2 接口等。其中 UART 接口方便系统开发及调试，VGA 接口用于图像数据实时显示，I2C 接口外接 EEPROM 用于系统参数的掉电。为实现多个系统的网络化，FPGA 子系统还设有以太网接口，用于多个系统将处理结果回传至 PC 端口。PS2 接口为预留端口，后期根据需要增加键盘等输入设备。4 系统41设计开发开具该系统设计采用 TI 公司 CCS31(Code ComerStudio)作为开发环境，并利用CCS 自带的 DSPBIOS 实时操作系统进行设计

59、。在 CCS 中完成的编辑、编译、调试、代码性能测试和项目管理等工作。通过使用 DSPBIOS 提供的一系列丰富的内核服务，快速创建满足实时性能要求的精细复杂的多任务应用程序。DSPBIOS 内核具有跨的标准 API 接口，能被用户程序调用，易于移植。此外，这些服务除支持多线程调度管理外，还支持系统实时分析以及资料管理。DSPBIOS 内核具有很大的尺寸伸缩性，多线程配置下的内核镜像的代码量最小仅有 1 K 字，占用 DSP 资源非常少。42在硬件系统总体设计基础上，利用 CCS集成开发环境中的 DSPBIOS 实时操作系统内核，开发具有可扩展性的系统。系统部分采用模块化和层次化设计。结构主要

60、包括：设备驱动层、操作系统层、应用程序接口(API)层和应用层。设备驱动层负责与硬件有关的各个模块或外设的驱动程序设计；操作系统层负责嵌人式实时操作系统移植；应用程序接口层完成系统控制功能、数据读写等，并实现硬件无关性；应用层则设计与系统应用背景有关的控制程序。图 6 为系统设计主要分为 CCD 图像预处理后的接收任务、运行流程。快速数字图像处理任务、逻辑控制任务和图像数据回传任务。系统上电后，程序首先执行DSP 的初始化和 DSPBIOS 初始化，接着执行函数主体并启动 DSPBIOS 操作系统，以后的任务均由操作系统进行调度。采用实时操作系统 DSPBIOS 构建的图像处理能较好满足任务对