《数字电子技术基础》2版习题答案数电1-3章习题解答

1、第1章习题解答把以下二进制数转换成十进制数 10010110; 11010100;0101001; 10110.111; 101101.101;。解直接用多项式法转换成十进制数(10010110)b = (1 2 7+1 24+ 1 22 + 1 21)D = (150)d=150(11010100) b = 212(0101001)b =41(10110.111)b(101101.101)b = 45.625(0.01101)b把以下十进制数转换为二进制数 19; 64; 105; 1989; 89.125;。解直接用基数乘除法219余数291d0241d122 0d221 0d3201.d

2、4图题1.2基数除法过程图 19= (10011)b 64 = (1000000) b 105 = (1101001) B 89.125 = (1011001.001) b=(0.101) b把以下十进制数转换为十六进制数 125; 625; 145.6875; 0.5625。解直接用基数乘除法125 = (7D)h625 = (271) h145.6875= (91.B)h=(0.9003) h把以下十六进制数转换为二进制数 4F; AB ; 8D0; 9CE。解每位十六进制数直接用4位二进制数展开(4F)h= (1001111)b(AB) h= (10101011)b写出以下十进制数的84

3、21BCD码9; 24; 89; 365。解写出各十进制数的 8421BCD码为10010010 01001000 10010011 0110 0101在以下逻辑运算中，哪个或哪些是正确的？并证明之。彳由设 A+B =A+C,那么B=C;彳由设1 + A = B,那么A+AB = B;假设1+A =A,那么A Ab A B ； 假设XY=YZ,那么X = Z。解 假设A+B =A+C,那么B=C运算错误。可用反证法证明设 A=1、B=1、C=0,有 A+B =A+C,但 B C。假设1+A = B,那么A+AB = B运算错误。假设 1+A = B,那么 B = 1 ,而 A+AB =A(1

4、+ B) = A 1。假设1+A =A,那么A AB A B运算正确。假设 1+A = A,那么 A = 1,而 A AB A B =1。假设XY=YZ,那么X = Z运算错误。可用反证法证明假设 XY=YZ,设 X=1、Y=0、Z=0,有 XY=YZ,但 X Z。1.7证明以下恒等式成立A BC (A B)(A C);AB AB (A B)(A B)；(AB C)B ABC ABC ABC； BC AD (B A)(B D)(A C)(C D)。证明方法1列真值表如表题1.7所示，可以证明 A BC (A B)(A C)成立。方法2用公式法证明(AB)(AC)AAB AC BCABC(AB)

5、(AB)ABAB(AB C)B AB BC ABC ABC ABC AB BC bc ad AB AC Bd CdABCA+BC(A+B)(A+C)0000000100010000110010011101111101111111表题1.7真值表(B A)(B D)(A C)(C D)AB AC BD CD求以下学|函数的反函数_ L1ab ab； l2bd Ac Bd； L3 Ac bc AB ； L4 (A B)(A B C)。解 L1 AB Ab L2 Ac bud (a C)(b d)L7 (A C)(b C)(a B)=。一般再写成与或式，如何简便写出最简与或式?匚 Ab abc写出表

6、题真值表描述的逻辑函数的表达式，并画出实现该逻辑函数的逻辑图。表题1.9 (a)表题1.9 (b)ABCLABCL0000000000100010010001000111011010001000101110111100110111111111解(a) L Abc ABC ABC (A B)C(b) L ABC ABC ABC A(B C)ABCL(a)BCAL(b)图题1.9电路图写出图题所示逻辑电路的表达式，并列出该电路的真值表。ALB(a)ALB(b)解(a) L AB A AB(b) L ABA ABBABCL00000010010001111000101111011111表解1.11量

7、中有奇数个1出现时，输出为1;其它情况，输出为0。列出该电路的真值表，写出表解 1.10 (a)表解 1.10 (b)ABLABL000000010011100101111110某逻辑电路的输入逻辑变量为A、B、Co当输入中1的个数多于0的个数时，输出就为 1。列出该电路的真值 表，写出输出表达式。解先列出真值表如表解所示，写出输出表达式L ABC ABC ABC ABC一个对四个逻辑变量进行判断的逻辑电路。当四变ABCDL00000000110010100110010010101001100011111000110010101001011111000110111110111110表解1.12

8、输出表达式。解先列出真值表如表解所示，写出输出表达式L ABCD ABCD ABCD ABCDABCD ABCD ABCD ABCD用代数法将以下逻辑函数式化为最简与-或式lABAb ab；l abc Ab c；LA(BC) A(B C)ABC ABc ；LABCAC D ABDABC BCD BCd；L A B ABC AC ；L (AB BC) (BC AB);L (AB BC)(AC AC);L (A B C D)(A B C D)(A BCD)。 解 L AB AB ABA AB A B L ABC AB CAB C(AB 1)AB C L A(B C) A(B C) ABC ABCA

9、BC ABC AB AC ABC ABCA BCL ABC ACD ABD ABC BCD BCDbc ACd Abd bCbC ACd abdBC ABDL A-B ABC AC(Ab)(A b c)(a c)Ab(ab C)ABCL (AB BC) (BC Ab)(A B)(B C)(B C)(A B)B( BC B C)B CL (AB BC)(AC AC)ABC ABCAC A CL (A B C D)(A B C D)(A B C D) l ABc-d aBc-D AbcDBc D ABDL (B C D)(A B D)B D AC以下与项哪些是四变量逻辑函数_ f(A,B,C,D)

10、的最小项? ABC ; ABD ； ABCD ; ABC D。解是。用卡诺图将以下逻辑函数化简为最简与-或式aav oa oaav O (9+论 N0)X=1 (|/乙|/140加工 +(6+ 1)WR=1 aoav aav aoav oay aoav Ka go)日 oay av o aaoav aoav aoay i(a o a v)(a o a v)(a o a v) n o a iov a iov oa a ov avov 。日日v i pv 日。y 。日日v _i (。1/乙厂140厂6冶9+殳Zl0)X=1 (1/乙。roDPX +(6+ 1)WR=1 ，(90)二1 f aoav

11、 Ka ao)a oay i (a o a v)(a o a v)(a o a v) i ov 。日 sv n ov oa av _i L = !2 (0,1,2,3,4,6,8,9,10,11,12,14)L C AB判断如下VHDL的操作是否正确，如不正确，请改正。字符 a和b的数据类 型是BIT, c是INTEGER,执行操作 c = a + b。答操作不正确，应把 a和b的数据类型改为INTEGER。一个VHDL模块是否必须有一个实体和一个结构体？是否可以有多个实体和 结构体？简述它们的作用。答一个VHDL模块必须有一个实体，可以有一个或多个结构体。实体描述一个 设计单元的外部接口以及

12、连接信号的类型和方向；结构体描述设计单元内部的行为， 元件及连接关系，结构体定义出了实体的功能。判断以下三种描述中哪两种的意义相同。Statement a： z = not X and not Y ;Statement b: z = not (X or Y);Statement c： z = not X and Y ;答Statement a和Statement b的意义相同，它们都是表示Z X Y X+Y。第2章习题解答电路中的二极管均为理想二极管，各二极管的状态导通或截止和输出电压Vo的大小分别为：解Di、D2和D3全部处于截止状态。输出电压Vo为0V。今有一个3输入端与非门，输入端 A、

13、B输出端F的波形如图题2.2所示，问 输入端C可以有下面1、2、 3、4、5中的哪些波形？解（1）、（2）、（3）、（5）有一逻辑系统如图题 2.3所示，它的输入波形如图中所示。假设门传输时间 可以无视，问输出波形为1、 2、 3、 4中的哪一种？解设图中电路输入为 A,输出为F,可求逻辑式为F A,A A A （A A） A 1 1所以，输出波形为（3）。假设TTL与非门的输入电压为 V,确定该输入属于1逻辑0; 2逻辑 1; 3输入位于过渡区，输出不确定，为禁止状态。解因为TTL与非门的Uih 2.0V ,所以输入电压为时，属于（2）逻辑1。假设TTL与非门的输出电压为 V,确定该输出属于

14、1逻辑0; 2逻辑 1; 3不确定的禁止状态。解因为TTL与非门的Uoh 2.4V ,所以输出V时，属于（3）不确定的禁止状态。利用网络资源，查找7432和7421 IC的数据手册，说明分别是什么逻辑器件？内 局部别有几个独立器件？7421是多少引脚的封装？是否有未使用的引脚？解7432是两输入或门，片内有四个独立的或门，为双列直插 14引脚封装，没有 未使用的引脚；7421是四输入与门，片内有两个独立的与门， 为双列直插14引脚封装， 没有未使用的引脚。TTL 门电路电源电压一般为112V; 26V; 35V; 4-5V。解（3） 5 V。某一标准TTL系列与非门的0状态输出为V ,那么该输

15、出端所能承受的最大 噪声电压为1VV ; V; V。并求7400的扇出数。解TTL与非门的U iLmax 0.8V,故该输出端在该应用场合所能承受的噪声电压为Un U Lmax Uol 0.7V该逻辑门的噪声容限为Un U LmaxUoLmax 0.8 0.4 0.4V7400的扇出数为OLmaxILmax 10 - Nh-IHma -04 10； NOminNL, NH 101.6liHmax 0.04画出图题中异或门的输出波形。解如图解2.9。LTLr1 I i 1|I 1 _1图解2.10 中, 接成线与形式, 的最大电流为Gi、G2是两个集电极开路与非门， 每个门在输出低电平时允许灌入

16、IoLmax=13 mA,输出高电平时的输出电流 Ioh25 mA。G3、G4、G5、G6是四个 TTL 与非门，它们的输入低电平电流 Iil ,输入高电平 电流IihVf=2.：V , (ID=10mA ;(a)VTLh)ITI(c)假设Vcc=5V,当LED发亮时，电路的输出为低电平，选用集成门电路的型号，并画 出电路图。解根据题意，可得电路如图解2.14。(+5V)CR决定限流电阻 R之值取UOL 0.4VR VCC UF UOL 5 22 0.4 103 240Id107404选用门电路的型号：由于电路输出为低电平时 LED 发光，要求所选门电路的IoLmax Id 10mA ,可选

17、74 系列 TTL 门 7404 非门。2.15逻辑功能。解(a)当C=0时，Gi禁止，输出高阻抗 Z,对其后的异或门相当于接逻辑 1, 所以，F2 D 1 D。而G2使能，输出为A ,所以，Fi A BABABAOB； TOC o 1-5 h z 当 C =1 时，Gi 使能，G2禁止，所以，F2 A D AO D ；Fi 1 BB ob三态门的输出端并接在一起，因此，应控制其使能端，使三态门全部禁止或分时使能。使能信号控制下的功能输出与功能输入间的逻辑关系如表解2.15;C3C2C1F3000Z001AB010BC100C TOC o 1-5 h z c当X = 0时，经非门使输出端三态门

18、的控制信号EN 1,而上三态门EN X 0无效，输出为高阻，下三态门EN = 0使能，因此，F4 AB o当X = 1时，输出端控制三态门的控制信号EN X 0无效，所以F4 = Z。6在图题6a、 b所示电路中，都是用 74系列门电路驱动发光二极管，假 设要求vi为高电平时发光二极管 D导通并发光，且发光二极管的导通电流为10mA,试说明应选用哪一个电路？解应该使用a电路，由于TTL逻辑门输出低电平时最大灌电流为16mA,而TTL逻辑门输出高电平时的最大拉电流为400 Ao7参考错误！未找到引用源。确定：1单个74HCTCMOS门可以驱动几个 74LSTTL负载？2单个74LSTTL门可以驱

19、动几个 74HCTCMOS负载？I OL (max)410I IL(max)0.4解174HCT CMOS 的电流参数为：IlH(max)=1 A, IiL(max)=-1 A , IoH(max)=-4mA , lOL(max) =4mA ； 74LSTTL 的电流参数为：IlH(max)=20 A, IlL(max)=-400 A , IOH(max)=-0.4mA , lOL(max) =8mA。假设均接单输入门，那么NlI OH (max) 4N H(1 200I IH (max)0.02因此，单个74HCTCMOS门可以驱动10个74LSTTL负载。2NLI OL (max)I IL

20、 (max)80.0018000NhOH (max)I IH (max)0.40.001400因此，单个74LSTTL门可以驱动400个74HCTCMOS负载8参考错误！未找到引用源。，试确定下面哪一种接口驱动门到负载门需要接 上拉电阻，为什么？上拉取值电阻应该注意什么？哪一种接口驱动会有问题？如何解 决？1 74TTL 驱动 74ALSTTL2 74HC CMOS 驱动 74TTL3 74TTL 驱动 74HC CMOS4 74LSTTL 驱动 74HCT CMOS574TTL 驱动 4000B CMOS64000B CMOS 驱动 74LSTTL解 如果 CMOS 门电路的电源电压VDD

21、等于 5 伏，根据 错误 !未找到引用源。 中TTL 和 CMOS 的极限参数可知， 要用 74TTL 系列电路驱动74HC 系列 CMOS 门电路，TTL 带 CMOS 负载能力是非常强大的，而且TTL 低电平输出也在CMOS 输入认可的低电平范围之内。但74TTL 的输出高电平的最小值是2.4V ，而74HC CMOS 认可的输入高电平最小值是3.5V ，因此，必须设法将TTL 电路输出的高电平提升到 3.5V 以上。最简单的解决方法是在 TTL 电路的输出端与 CMOS 门的电源之间接入上拉电阻R， 以保证输出高电平被提至VDD ， R 的选择与 OC 的外接电阻选择方法一样。一般接10

22、k电阻就可以将2.4V 拉升到接近5V ，而且对 TTL 输出低电平时的灌电流 5V/10k =0.5mA 也不会太大。因此，3 、4 和5 应该需要接上拉电阻。由 错误 ! 未找到引用源。 可见，如果用 74HC 系列 CMOS 电路驱动 74TTL 电路，CMOS 的输出上下电平极限值完全在 TTL 输入电平范围之内。但由于 74HC 输出低电平的IoL(max)=4mA , 74TTL的输入低电平的IiL(max)= mA,所以74HC最多可以带动 2 个 TTL 标准系列门， CMOS 的带负载能力较差。由 错误 ! 未找到引用源。 可见， 4000B 低电平输出时还缺乏以驱动一个TT

23、L 逻辑门，其实许多的 4000B 系列都存在低电压输出驱动电流缺乏的问题。有两个特殊的门可以缓解这一问题，缓冲器4050 和反相缓冲器4049 是专门设计成能够提供高的输出电流的 CMOS 器件，其IOL(max)=4mA ， IOH(max) mA ，用其中之一接在4000B 和 TTL 门之间，那么足以驱动2 个 74TTL 负载。也可以将同一封装内的 2 个 CMOS 门电路并联使用，提高驱动负载能力。2.19 设计一个与或非门的 VHDL 程序解 参考程序如下LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY and_or_not ISPO

24、RT( a, b, c, d ： IN STD_LOGIC;z ： OUT STD_LOGIC );END and_or_not ；ARCHITECTURbEehave OF and_or_not ISz 1010时，输出L=1,其余情况下 L=0。解方法1用比拟器CC14585实现电路设计根据题意令 A3 A2A1 Ao=N3N2NiNo、B3B2B1 B0= 1001 ,令 Iab = Ia=b=1、Iab可以得到输出L。电路见图解3.16(a)。方法2用加法器实现电路设计令A3 A2A1Ao=N3N2N1No、B3B2B1 Bo= 0110,那么从进位输出CO可以得到输出 L。电路见图解

25、3.16(b)。MC14585N3N2 Ni No10 1 011 0A0 Ai A2 A3Bo BiB2 B3Iab Ia=b IABY ab(a)图解3.16N2NiNo0 1 1 0 -0 一AiA2A3A4BiB2B3B4ci(b)F1F2F3F4CO选才i MSI器件，设计一个4位奇偶逻辑校验判断电路，当输入为奇数个1时,输出为1;否那么输出为0。解(1)设逻辑变量根据题意，设输入逻辑变量为X3X2X1X0,输出逻辑变量为L。写出真值表如表解3.17。(2)设计电路方法1选用1个输出为低电平有效的4-16线译码器74154实现电路，将L写为如下形式Lm(1,2,4,7,8,11,13

26、,14)令A3A2A1 Ao = X3X2X1X0,将上式中最小项对应的输出接一个8输入与非门74LS30的输入端，在74LS30的输出即可得到L图略。方法2用8选1 MUX实现电路设计。将函数L写为如下形式L X3（X2XiX0） X3（X2X1X0） X3（X2XiXo） 301032X3（X2X1X0） X3（X2 又1X0）X3（X2X1X0）X3（X2XiXo） X3（X2XiX0）令 A2A1A0 = X2X1X0, D0=D3=D5=D6=X3, Di=D2 = D4=D7= X7 ,那么 L = Y。电路见 图解3.17。表解3.17X3X2 X1X0L000000001100

27、10100110010010101001100011111000110010101001011111000110111110111110函数 F(D,C,B,A)=m(2,5,7,8,10,12,15)试用以下功能组件实现该逻辑函数的电路，自行选择器件型号，可增加少量门 电路。8选1或16选1数据选择器；3-8线译码器或4-16线译码器。解(1)用一个 16 选 1 MUX 74LS150 实现电路，可令 A3A2A1A0=DCBA ,令D2=D5=D7= D8=D10 = D12=D15 = 1 ,其它 Di 接 0,输出即为 F。选用4-16线译码器74154和8输入的与非门74303实现

28、令a3A2Aiao=dcba ,将译码器的输出Y2、Y5、Y7、Y8、Y、Y2、或接8输入与非门7430的七个输入，另一个接1,那么7430的输出即为函数 F。试选择如下器件设计一个逻辑电路，当X2XiXo5时，电路输出为1,否那么输出为0。比拟器；加法器；3-8译码器。解根据题目要求写出逻辑真值表如表题3.19。(1)用4位比拟器74LS85实现电路令 A3A2A1A0 = 0X2X1X0, B3B2B1B0 = 0101 ,那么 Yab =L。(2)用4位加法器74LS83实现电路令 A3A2A1Ao=0X2X1Xo, B3B2B1Bo=1010, 那么 CO =L。(3)用输出为高电平有

29、效的8选1MUX74LS251实现电路。由于 8 选 1MUX 输出 l m(6,7)，可令 A2A1Ao=X2X1X。、D6=D7=1、DoD5=0 即可。假设用4选1MUX 74LS153实现将函数改写为：L m(6,7) X2X1X0 X2X1X0,令 AiAo=XiXo, D3=D2=X2, Di=Do=0。(4)用输出为低电平有效的3-8线译码器74LS138实现X3 X2 X1 X0L3 L2 L10 0 0 01 0 10 0 0 11 0 00 0 101 0 00 0 1111 00 10 01110 10 111 00 11011 00 1110 1 010 0 00 11

30、10 0 10 11表题3.20由于L m(6,7) m7 m7,可令 A2AiAo= X2X1X0,将对应的 m6、m7输出接一双 输入与非门7400即可。设计一个多输出组合逻辑电路，其输入为 8421BCD码，其输出定义为Li:检测到的输入数字能被4整除；L2：检测到输入数字大于或等于3;L3：检测到输入数字小于 7。解(1)规定逻辑变量将8421 BCD码作为输入，用 X3X2X1X0表示，设逻辑电 路输出L满足检测条件为1,不满足检测条件为 0。(2)分析电路的逻辑功能根据题目写出真值表见表题 3.20。将Li、L2、L3的逻辑表达式分别写出：Lim(0,4,8)L2m(3,4,5,6

31、,7,8,9)L3m(0,1,2,3,4,5,6)(3)选才i MSI完成设计此题为多输入多输出逻辑电路，选择译码器实现最为简单。根据输入变量的个数，需选择1个4-16线译码器74LS154、1个4输入与非门74LS20和2个8输入与非门 74LS30即可实现设计要求图略。某建筑物的自动电梯系统有五个电梯，其中三个是主电梯，两个备用电梯。 当上下人员拥挤，主电梯全被占用时，才允许使用备用电梯。现需设计一个监控主电梯的逻辑电路，当任何两个主电梯运行时， 产生一个信号(Li),通知备用电梯准备运行; 当三个主电梯都在运行时，那么产生另一个信号 (L2),使备用电梯主电源接通，处于可 运行状态。解(

32、1)设逻辑变量并赋值。设主电梯为 C、B、A,运行时为1,不运行时为0;备用 电梯准备运行或电源接通时，Li或L2为1,否那么为0。(2)列逻辑真值表由题意列逻辑真值表见表解3.21。(3)设计电路注意到逻辑函数L1刚好是全加器CI端输出的逻辑函数式， 逻辑函数L2可由3输入与门实现。因此此题用1个全加器和一 个3输入与门电路实现最为简洁，逻辑电路图见图解 3.21。用8选1 MUX或3-8译码器和1个与非门也能实现此题 的L1，但显然比拟复杂。CBAL1 L20000000100010000111010000101101101011111表解3.21ABL1CL2图解1阅读下面的VHDL程序

33、，说明结构体是行为描述还是结构描述，并分析它实现的逻辑功能。ENTITY counter ISPORT( clk : IN BIT;up_down : IN BIT;Id : IN BIT;D : IN INTEGER RANGE 0 TO 255;Q : OUT INTEGER RANGE 0 TO 255 );END counter;ARCHITECTURE a OF counter ISBEGINPROCESS (clk)VARIABLE cnt: INTEGER RANGE 0 TO 255;VARIABLE direction : INTEGER;BEGINIF (up_down =

34、 1) THENdirection := 1;ELSEdirection := -1;END IF;IF (clkEVENT AND clk = 1) THENIF ld = 0 THENcnt := d;ELSEcnt := cnt + direction;END IF;END IF;Q = cnt;END PROCESS;END a;解 这局部 VHDL 程序结构体是行为描述，实现了分析下面的 VHDL 程序，说明电路的功能并画出逻辑电路图。LIBRARY ieee ；USE ieee.std_logic_1164.all ；ENTITY alarm ISPORT( smoke, door

35、, water ： IN STA_LOGIC ；alarm_en： IN STA_LOGIC ；fire_alarm, burg_alarm, water_alarm ： OUT STA_LOGIC ) ；END alarm ；ARCHITECTURE alarm_arc OF alarm ISSIGNAL i1, i2, i3 ： BIT ；COMPONENT nor2 PORT x， y： in Bit ； z： OUT BIT ；END COMPONENT;COMPONENT INV PORT X: IN BIT ; z： OUT BIT；END COMPONENT;BEGINU0: INV PORT MAP (water , I1);U1 : INV PORT MAP (smoke , I2);U2: INV PORT MAP (doorU3: NOR2 PORT MAP (i1U4: NOR2 PORT MAP (i2U5: NOR2 PORT