多功能数字钟实验报告(电子线路实验)

1、一、实验任务：用FPGA器件和EDA技术实现多功能数字钟的设计已知条件MAX+PlusII软件FPGA实验开发装置基本功能以数字形式显示时、分的时间;小时计数器为同步24进制；分计数器为同步60进制。扩展功能定时闹钟仿电台报时报整点时数二、数字钟电路系统的组成框图主体电路扩展电路三、设计电路60进制电路图（秒、分）BQACQBDQCENTQDENPRCOCLRNCLKB匚QBDQC：ENTQDENPRCOCLRNCLKf啊M7h叫h.qM3对图进行编译及仿真Ref:|19.7usEETime:Interval:-3.05usName:RDC：PMCP60M5X0X1X2J311.Ous12.L

2、IUS13.Ous14.Ous15.Ous16.Ous17.0us18.Ous111H3112X3X4X5X6X7X8X9X0X1X2X3X4X5X7J9XOX1X2X3UX6?7X8X9XOX1X245J6X7X8X9XO当M=8h59时，M=8hOO,CPM=024进制电路图(时)对图进行编译及仿真BQACQBDQCENTQDENPRCOCLRNCLKRef:多功能数字钟的各个模块：选择器模块(F=AB+AC)仿真波形Ref:|235.0ns|glRlTime:|llOnsInterval:|-235.0ns扩展电路时、分、秒NAND3H4H6)H713JLDNAHOHIRD分59NAND

3、3M4M5MBM7S3秒M0ElM1JOUTP叶NAND3：LDN.2BNQf!?S5,sej占:_iLDN.2SOSIS3RDg:IANB2h.ir-：rnCPMCFM卿丫KEYO15啾黑KEY2产匸噩計翌n业!二二5s3j：i2?KEYO匸二|緬腔BN4J吃X74161針“斤厂后旳罚cpm咂霞74161评TP叶亡二飞亓詡74161砂274161泸p叶士V亿甬鉀打汇4741Eil74161：10H7匸二锻:丫对图进行编译和仿真Ref:|口.匚惟；讯日me:E-CPIVIPH7.4酬H3.OshixuanValue:”25.0ns50.0ns75.0ns100.0ns125.0ns150.0n

4、s175.0ns200.0ns225.0ns250.0ns275.0ns300.0ns325.0ns350.0ns375.0ns4HOH00X1X2X0X1；IIIITime:|0Clns|Inteival:|O.CIns|00n3将各个模块进行级联对图进行编译和仿真A2.5918rns2.59185rns2.5919rnsRef:|29亦亦s|回回Time:巨丽恂別羽帖mt0CPH5-9KEY2nlr.-RDM3.-M7.4Outputr-ib.d3.J：lc1ocl-cKEY1LEDOH7-flRDH3.OKETOLED?KET2M7-曰Cl_K2M3_O1CPMFHQS7_曰SC3-OJ

5、Name:Value:RD1E-CPM0KEY20l-KEY10-KEYO1clk21PLED80PLEDO1FMQ0H7.4HO悲H3.OHOM7.4HOM3.OH2S7.4H4窃S3.OH1I2J5OOimyyocz多功能数字钟的整体连接图：xkiogongnengcloclk63duogor)gner)gcloclk92召duogongner)gcloclk62召duogongner)gcloclk86:7iiuogongnengcloclk54gduogongner)gcloclk55g：閘4閘315斗:S：3,.O紗TPFblQ30 xiuogongnengcloclk102:xiu

6、ogongnengcloclk131:duogongnengcloclk78:Tuogongnengcloclk125:10SQ帕F.出H3RHN斗puTPtrr1S3duogongnengclocIk1321sb1scduogongnengclocIk133duogongnengclocIk13515B1stduogongnengclocIk137duogongnengclocIk1381sgduogongnengcloclk8:1nOduogongnengclocIk101mHuogongnengcloclk121n2Huogongnengcloclk1333PUT辿TPIT仝UTPIT辿

7、TP(jT家LiTPLir热JTPITyrpirOutput0UTPVTduogongnengclocIk88:iduogongnengcloclk9:duogongnengclocIk90:duogongnengclocIk87:四、理论分析：1、校时、校分功能：当KEY0键按下时，秒继续计时但不影响时和分，按下KEY1放开的时候小时加1,当按下KEY2键时，分钟加1；反则，数字钟正常计时2、仿电台报时：每个小时的59分51、53、57、59分别以四长声一短声进行报时，更改输入时钟CLK2的频率即可3、时段控制：LEDO在晚上19点到早上7点亮4、定点闹时：7点钟的时候蜂鸣器响，同时灯LED7亮五、心得体会：首先做好基本数字钟的各个模块，然后再根据扩展功能对基本模块进行加工，由于之前在Verilog课程中通过编程做过基本数字钟，所以做起这个实验来还算得心应手，开始在做扩展功能的时候，没有经过太深的思考，就直接拿去验收了，结果分钟和小时我无反应，后来经过分析后才发现是因为电路中分钟与小时的时钟由按键与输入时钟经过或门后提供，但是综合的结果却是使它们的时钟始终呈现高电平，导致数字钟无法正常运行，