存储器系统概述与主存储器

1、第一张，PPT共四十九页，创作于2022年6月27-1 多级结构的存储器系统概述 存储器的作用计算机中用来存放程序和数据的部件，是计算机的重要组成程序和数据的共同特点：二进制位串 输入设备输出设备入出接口和总线外存设备主存储器高速缓存控 制 器运 算 器第二张，PPT共四十九页，创作于2022年6月37-1 多级结构的存储器系统概述存储器概述能够有两个稳定状态来表示二进制中的“0”和“1”；容易识别，两个状态能方便地进行转换一个二进制位（bit）是构成存储器的最小单位；字节Byte（1B=8bits）是数据存储的基本单位。单元地址是内存单元的唯一标识。存储器具有两种基本的访问操作：读和写。第三

2、张，PPT共四十九页，创作于2022年6月47-1 多级结构的存储器系统概述 存储器的分类 （1）按存储介质分类 半导体器件：半导体存储器（RAM、ROM，用作主存） 磁性材料：磁表面存储器（磁盘、磁带，用作辅存） 光介质：光盘存储器（用作辅存）（2）按存取方式分类 随机存取存储器：存储器中任何存储单元的内容都能被随机存取，且存取时间和存储单元物理位置无关（主存） 顺序存取存储器：存取时间和存储单元的物理位置有关 （磁盘、磁带） 相联存储器：按内容访问。第四张，PPT共四十九页，创作于2022年6月57-1 多级结构的存储器系统概述（3）按存储器的读写功能分类 只读存储器（ROM）：一般隐含指

3、随机存取。 读写存储器（RAM）：一般隐含指随机存取。（4）按信息的可保存性分类 永久记忆的存储器：又称非易失性存储器，在断电后还能保存信息（辅存、ROM） 非永久记忆的存储器：又称易失性存储器，在断电后信息丢失（主存中的RAM）（5）按在计算机系统中的作用分类 主存储器：又称内存，为主机的一部分，用于存放系统当前正在执行的数据和程序，属于临时存储器。在现代计算机中，主存储器处于全机的中心地位。 辅助存储器：又称外存，为外部设备，用于存放暂不用的数据和程序，属于永久存储器。 第五张，PPT共四十九页，创作于2022年6月67-1 多级结构的存储器系统概述 存储器的分类综述 主存储器辅助存储器存

4、储器RAMROMSRAMDRAM磁盘光盘软盘硬盘Cache磁带MROMPROMEPROME2PROMCD-ROMWORMEOD第六张，PPT共四十九页，创作于2022年6月77-1 多级结构的存储器系统概述 存储器的性能指标1.存储容量： 指存储器可容纳的二进制信息量，描述存储容量的单位是字节或位。量化单位： 1K210 1M220 1G230 1T240存储器芯片的存储容量存储单元个数每存储单元的位数 第七张，PPT共四十九页，创作于2022年6月87-1 多级结构的存储器系统概述2.存储速度：由以下3个量来衡量。 存取时间（Memory Access Time TA）：指启动一次存储器操作

5、到完成该操作所需的全部时间。存取时间愈短，其性能愈好。通常存取时间用纳秒（ns10-9S）为单位。 存取周期（Memory Cycle Time TC）：指存储器进行连续两次独立的存储器操作所需的最小间隔时间。通常TCTA。 存储器带宽：是单位时间里存储器所能存取的最大信息量，存储器带宽的计量单位通常是位/秒（bps）或字节/秒，它是衡量数据传输速率的重要技术指标。 第八张，PPT共四十九页，创作于2022年6月97-1 多级结构的存储器系统概述3.存储器的价格：用每位的价格来衡量。设存储器容量为S，总价格为C，则位价为C/S(分/位)。它不仅包含了存储元件的价格，还包括为该存储器操作服务的外

6、围电路的价格。4.可靠性：指存储器正常工作（正确存取）的性能。5.功耗：存储器工作的耗电量。 存储容量、速度和价格的关系：速度快的存储器往往价格较高，容量也较小。容量、速度和价格三个指标是相互制约的。 第九张，PPT共四十九页，创作于2022年6月10存储器层次通用寄存器Cache主存储器磁盘存储器脱机存储器存储周期10ns1060ns60300ns1030ms220min存储容量512B8KB2MB32MB1GB1GB1TB5GB10TB价格很高较高高较低低材料工艺ECLSRAMDRAM磁表面磁、光等 存储器的主要性能特性比较7-1 多级结构的存储器系统概述第十张，PPT共四十九页，创作于2

7、022年6月117-1 多级结构的存储器系统概述 存储器追求的目标尽可能快的存取速度：应能基本满足CPU对数据的要求尽可能大的存储空间：可以满足程序对存储空间的要求尽可能低的单位成本：（价格/位）在用户能够承受范围内第十一张，PPT共四十九页，创作于2022年6月127-1 多级结构的存储器系统概述怎么实现这个目标？用多级结构存储器把要用的程序和数据，按其使用的急迫程度分段调入存储容量不同、运行速度不同的存储器中，并由硬软件系统统一调度管理 【例】三级结构存储器：cache主存辅助存储器 选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，组成一个统一的存储器系统，使每种介质

8、都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而达到最优的性能价格比，以满足使用要求。 【例】用容量更小但速度最快的 SRAM芯片组成 CACHE，容量较大速度适中的 DRAM芯片组成主存储器，用容量特大但速度较慢的磁盘设备构成辅助存储器。第十二张，PPT共四十九页，创作于2022年6月137-1 多级结构的存储器系统概述寄存器组（ CPU内 ）CACHE（高速缓存）主存储器（内存）辅助存储器（外存）小大容量速度快慢 多级结构的存储器系统多级结构存储器之间应满足的原则一致性原则 同一个信息可以处在不同层次存储器中，此时，这一信息在几个级别的存储器中应保持相同的值

9、。包含性原则 处在内层的信息一定被包含在其外层的存储器中，反之则不成立，即内层存储器中的全部信息是其相邻外层存储器中一部分信息的复制品 。第十三张，PPT共四十九页，创作于2022年6月147-1 多级结构的存储器系统概述 程序运行的局部性原理时间方面：在一小段时间内，最近被访问过的程序和数据很可能再次被访问，如：程序循环空间方面：在空间上这些被访问的程序和数据往往集中在一小片存储区，如：数组存放指令执行顺序方面：在访问顺序上，指令顺序执行比转移执行的可能性大 (大约 5:1 )以最低廉的价格提供尽可能大的存储空间以最快速的技术实现高速存储访问第十四张，PPT共四十九页，创作于2022年6月1

10、57-2 主存储器部件的组成与设计计算机中存储正处在运行中的程序和数据(或一部分) 的部件，通过地址、数据、控制三类总线与CPU等其他部件相连。特点：主存储器可以被CPU直接存取（访问）。一般由半导体材质构成。随机存取：读写任意存储单元所用时间是相同的，与单元地址无关。与辅存相比，速度快，价格高，容量小。地址总线 AB 的位数决定了可寻址的最大内存空间数据总线 DB 的位数与工作频率的乘积正比于最高数据入出量控制总线 CB 指出总线周期的类型和本次读写操作完成的时刻第十五张，PPT共四十九页，创作于2022年6月167-2 主存储器部件的组成与设计 主存储器的读写过程主存储体数据寄存器地址寄存

11、器/WE/CS0/CS1读过程：给出存储单元地址给出读命令保存读出内容写过程：给出存储单元地址给出要写入的数据给出写命令主存储体第十六张，PPT共四十九页，创作于2022年6月177-2 主存储器部件的组成与设计 半导体存储器的分类第十七张，PPT共四十九页，创作于2022年6月187-2 主存储器部件的组成与设计 SRAM存储器 使用双稳态触发器表示0和1代码。电源不掉电的情况下，信息稳定保持（静态）。存取速度快，集成度低（容量小），价格高。常用作高速缓冲存储器Cache。第十八张，PPT共四十九页，创作于2022年6月197-2 主存储器部件的组成与设计地址译码方式：线性译码方式双向译码方

12、式第十九张，PPT共四十九页，创作于2022年6月207-2 主存储器部件的组成与设计【例】2114 SRAM存储器（1K4位） 2114地址线10根数据线4根A9A0D3D0CSWE片选线写使能OE读使能第二十张，PPT共四十九页，创作于2022年6月217-2 主存储器部件的组成与设计 DRAM存储器使用半导体器件中分布电容上有无电荷来表示0和1代码。 读出后信息被破坏；即使电源不掉电的情况下，信息也会丢失，因此需要不断刷新。存取速度慢，集成度高（容量大），价格低。常用作内存条。第二十一张，PPT共四十九页，创作于2022年6月227-2 主存储器部件的组成与设计 4M4位的DRAM第二十

13、二张，PPT共四十九页，创作于2022年6月237-2 主存储器部件的组成与设计DRAM的读/写过程第二十三张，PPT共四十九页，创作于2022年6月247-2 主存储器部件的组成与设计 SRAM和DRAM的对比比较内容SRAMDRAM存储信息0和1的方式双稳态触发器极间电容上的电荷电源不掉电时 信息稳定信息会丢失刷新不需要需要集成度低高容量小大价格高低速度快慢适用场合Cache主存第二十四张，PPT共四十九页，创作于2022年6月257-2 主存储器部件的组成与设计存储器类别擦除方式能否单字节修改写机制MROM只读不允许否掩膜位写PROM写一次读多次不允许否电信号EPROM写多次读多次紫外线

14、擦除，脱机改写否电信号E2PROM写多次读多次电擦除，在线改写能电信号Flash Memory写多次读多次电擦除，在线改写否电信号 几种非易失性存储器的比较第二十五张，PPT共四十九页，创作于2022年6月267-2 主存储器部件的组成与设计 主存储器与CPU的连接存储芯片的引脚封装 地址引脚数量与单元数量有关 数据线与单元位数有关第二十六张，PPT共四十九页，创作于2022年6月277-2 主存储器部件的组成与设计 存储器容量扩展的三种方法1. 位扩展【例】用1K4位的SRAM芯片 1K8位的SRAM存储器 第二十七张，PPT共四十九页，创作于2022年6月287-2 主存储器部件的组成与设

15、计2. 字扩展 【例】用1K位的SRAM芯片 2K8位的SRAM存储器 分析地址：A10用于选择芯片A9A0用于选择芯片内的某一存储单元第二十八张，PPT共四十九页，创作于2022年6月297-2 主存储器部件的组成与设计3. 字位扩展 需扩展的存储器容量为M N位 , 已有芯片的容量为L K位 (LM,KN)用M/L 组芯片进行字扩展；每组内有N/K 个芯片进行位扩展。第二十九张，PPT共四十九页，创作于2022年6月307-2 主存储器部件的组成与设计【例】设CPU有16根地址线，8根数据线，并用MREQ#作访存控制信号（低电平有效），用R/W#作读/写控制信号（高电平为读，低电平为写）。

16、现有下列存储芯片：1K*4位SRAM；4K*8位SRAM；8K*8位SRAM；2K*8位ROM；4K*8位ROM；8K*8位ROM；及3：8译码器和各种门电路。要求：（1）主存的地址空间满足下述条件：最小8K地址为系统程序区（ROM区），与其相邻的16K地址为用户程序区（RAM区），最大4K地址空间为系统程序区（ROM区）。（2）请分析存储芯片的片选逻辑，存储芯片的种类、片数（3）画出CPU与存储器的连接图。第三十张，PPT共四十九页，创作于2022年6月317-2 主存储器部件的组成与设计解：（1）首先根据题目的地址范围写出相应的二进制地址码。0000H1FFFH2000H 5FFFHF00

17、0H FFFFH第三十一张，PPT共四十九页，创作于2022年6月327-2 主存储器部件的组成与设计（2）选择芯片最小8K系统程序区8K*8位ROM，1片16K用户程序区8K*8位SRAM， 2片；4K系统程序工作区4K*8位ROM， 1片。（3）分配CPU地址线CPU的低13位地址线A12A0与1片8K*8位ROM和两片8K*8位SRAM芯片提供的地址线相连；将CPU的低12位地址线A11A0与1片4K*8位SRAM芯片提供的地址线相连。（4）译码产生片选信号第三十二张，PPT共四十九页，创作于2022年6月337-2 主存储器部件的组成与设计0000H1FFFH2000H 5FFFHF0

18、00H FFFFH片内单元选择片选？门电路第三十三张，PPT共四十九页，创作于2022年6月347-2 主存储器部件的组成与设计第三十四张，PPT共四十九页，创作于2022年6月357-2 主存储器部件的组成与设计【例】 设有若干片256K8位的SRAM芯片，问如何构成2048K32位的存储器？需要多少片RAM芯片？该存储器需要多少根地址线？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。 解：采用字位扩展的方法。SRAM芯片个数：2048K/256K 32/8 = 32片每4片一组进行位扩展，共8组芯片进行字扩展片选：该存储器需要21条

19、地址线A20A0，其中高3位用于芯片选择接到74LS138芯片的CBA，低18位接到存储器芯片地址。MREQ#：作为译码器的使能信号。第三十五张，PPT共四十九页，创作于2022年6月367-2 主存储器部件的组成与设计0组 1组 2组 7组000000H03FFFFH040000H07FFFFH1C0000H1FFFFFH第三十六张，PPT共四十九页，创作于2022年6月377-2 主存储器部件的组成与设计设计基本要求需要ROM来存放监控程序需要RAM供用户和监控程序使用能够让用户进行扩展地址总线：16位，高3位译码产生出片选信号数据总线：16位，分为内部DB和外部DB控制总线：时钟信号：与

20、CPU时钟同步，简化设计读写信号：由/MIO，REQ和/WE译码生成内存和IO读写信号教学计算机的内存储器实例第三十七张，PPT共四十九页，创作于2022年6月387-2 主存储器部件的组成与设计教学计算机系统的存储器的容量为 10K16位。有 8192 个存储单元、每个存储单元由16位组成的静态存储器芯片58C65ROM有 2048 个存储单元、每个存储单元由16位组成的静态存储器芯片6116RAM为组成 16 位的存储器，必须使用两片芯片完成字长扩展（位扩展）；为达到10K的内容容量，还必须用两片芯片完成存储单元的数量扩展（字扩展）；为访问 8192 个存储单元，需要使用13位地址，应把地

21、址总线的低13位地址送到每个58C65存储器芯片的地址引脚；为访问 2048 个存储单元，需要使用11位地址，应把地址总线的低11位地址送到每个6116存储器芯片的地址引脚； 对地址总线的高位部分进行译码，产生的译码信号送到相应的存储器芯片的片选信号引脚 /CS，用于选择让哪一个地址范围内的存储器芯片工作，保证不同存储器芯片在时间上以互斥方式（分时）运行。还要向存储器芯片提供读写控制信号 /WE，以区分是读、还是写操作，/WE信号为高电平是读，为低是写。第三十八张，PPT共四十九页，创作于2022年6月397-2 主存储器部件的组成与设计地址总线低13位高位地址译码给出片选信号/CS0/CS1

22、高八位数据低八位数据/WE 2K * 8 bit 8K * 8 bit 8K * 8 bit 2K * 8 bit 译码器131131101FFFH2000H27FFH第三十九张，PPT共四十九页，创作于2022年6月407-3 提高存储器系统性能的途径 解决问题：弥补CPU与主存速度上的差异。 从存储器角度，解决问题的有效途径：主存采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长。在每个存储器周期中存取几个字（多体交叉存储）。 采用并行操作的多端口存储器。在CPU和主存之间加入一个高速缓冲存储器（Cache），以缩短读出时间。第四十张，PPT共四十九页，创作于2022年6月417-

23、3 提高存储器系统性能的途径 动态存储器系统的快速读写技术快速页式工作技术 ：连续读写属于同一行的多个列中的数据，其行地址只需在第一次读写时送入（锁存），之后保持不变，则每次读写属于该行的多个列中的数据时，仅锁存列地址即可，从而省掉了锁存行地址时间，也就加快了主存储器的读写速度。第四十一张，PPT共四十九页，创作于2022年6月427-3 提高存储器系统性能的途径主存储器的并行读写技术 并行读写能够使主存储器在一个工作周期或略多一点的时间内读出多个主存字。在静态和动态的存储器都可使用并行读写技术。主要有两种方案：一体多字：加宽每个主存单元的宽度优点：降低平均读出时间，为原来的几分之一缺点：需要位数足够多的寄存器缓存数据，多次送数据总线主存储器WWWWARDB第四十二张，PPT共四十九页，创作于2022年6月437-3 提高存储器系统性能的途径多体交叉编址：利用程序运行的局部性原理，把主存储器分为几个独立读写、字长为为一个主存字的存储体，通过合理的组织，使几个存储体协同工作。结构特点：多体交叉存储器由M个的存储体（或称