数字电路课件：第八章 可编程逻辑器件

1、第八章 可编程逻辑器件本章主要内容：本章集中讲述可编程逻辑器件的原理与应用。主要内容有：本章重点内容：可编程阵列逻辑PAL和通用阵列逻辑GAL的结构、原理及使用各种类型可编程逻辑器件的结构特点、工作原理和使用方法可编程逻辑器件的编程方法在系统可编程技术本章学时安排：本章习题： 2学时8.2、8.4、8.58.1 概述数字集成电路按逻辑功能的特点分通用型SSI、MSI专用型ASIC通用型数字集成电路如74系列、CC4000系列等，其逻辑功能较简单且固定不变，理论上可用它们构成任意复杂的数字系统。但组成大系统时，将导致电路的体积、重量、功耗增加，可靠性降低。专用型数字集成电路是为某种专门用途而设计

2、、生产的大规模集成电路，即专用集成电路（ASIC）。然而，若ASIC的用量不大，则不仅成本很高且设计制造的周期也嫌长。可编程逻辑器件（Programmable Logic Device，简称PLD）虽然是一种通用器件，但它的逻辑功能可由用户通过对器件编程设定，且PLD的高集成度已完全可以满足设计一般数字系统的需要。PLD的出现，为解决通用型和专用型的矛盾提供了一条较理想的途径，所以发展很快。目前生产和使用的PLD产品有FPLA、PAL、GAL、EPLD、CPLD和FPGA等。其中后三种的集成度较高。8.1 概述PLD电路的核心部分都是由一个“与”逻辑阵列和一个“或”逻辑阵列所组成。为便于画图，

3、将多输入端“与”门、“或”门的输入只用一根线表示，则各输入变量的输入线与这条线有多个交叉点；交叉点的连接方式不同，画法也不同，则输入变量和逻辑门之间的关系也不同。圆点“”表示该点是固定连接点。用户不能改变。对应的变量是逻辑门的输入。叉点“”表示该点是用户编程点。出厂时此点是接通的，用户可根据需要使其断开（擦除）或继续保持接通。若将其断开，则擦去“”，对应的变量不是逻辑门的输入；若其继续保持接通，则保留“”，对应的变量是逻辑门的输入。既无“”也无“”，表示该点是断开的或是编程时擦除的，其对应的变量不是逻辑门的输入。ABPD与门ABPCD8.1 概述输出恒为0的与门PABABP0或门YP1P2P3

4、P4YP4P1P3在PLD电路中，还常用两种缓冲器，一是互补输出的缓冲器；二是三态输出的缓冲器。它们的符号如下。AA互补输出的缓冲器三态输出的缓冲器AENA8.3 可编程阵列逻辑（PAL）PAL于70年代末期由MMI公司率先推出，它采用双极型工艺、熔丝编程方式。PAL器件由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分构成。通过对与逻辑阵列编程可获得不同形式的组合逻辑函数。某些型号的PAL中含有触发器，触发器的输入由与或逻辑阵列的输出控制，同时触发器的输出又可反馈到与或逻辑阵列的输入，所以可以很方便地构成各种时序逻辑电路。8.3.1 PAL的基本电路结构右图是PAL器件中最简单的一种电路

5、结构形式。仅包含一个可编程的与阵列和一个固定的或阵列，无附加其它的输出电路。编程前所有的熔丝接通。编程时将无用的熔丝熔断，即得所需电路。I1I2I3I4与阵列（可编程）或阵列Y1Y2Y3Y4乘积项乘积项乘积项乘积项8.3 可编程阵列逻辑（PAL）编程后的PAL电路I1I2I3I4Y1Y2Y3Y4左图是一个编程后的PAL电路，它所产生的逻辑函数为：目前常见的PAL器件中，输入变量最多的可达20个，与阵列乘积项最多的有80个，或阵列输出端最多的有10个，每个或门输入端最多的达16个。许多型号的PAL器件中还附加有各种形式的输出电路，以扩展电路的功能并增加使用的灵活性。8.3 可编程阵列逻辑（PAL

6、）8.3.2 PAL的几种输出电路结构和反馈形式一、专用输出结构Y具有互补输出的专用输出结构输出端是与或门、与或非门、互补输出结构。专用输出结构的共同特点是所有设置的输出端只能作输出使用。专用输出结构的PAL器件只能用来产生组合逻辑函数。输出信号是高电平有效；PAL10L8和PAL14L4是与或非门输出，输出信号是低电平有效；PAL16C1的输出端是互补输出的或门结构，同时输出一对互补的信号。属于专用输出结构的PAL器件有PAL10H8、PAL14H4、PAL10L8、PAL14L4、PAL16C1等。其中PAL10H8和PAL14H4是与或门输出，二、可编程输入输出结构8.3 可编程阵列逻辑

7、（PAL）输出端是一个具有可编程控制端的三态缓冲器，控制端由与逻辑阵列的一个乘积项给出。同时，输出端又经过一个互补输出的缓冲器反馈到与逻辑阵列上。在图示编程情况下，当I1=I2=1时，C1=1，G1打开，I/O1处于输出工作状态。而G2的控制端C2恒为0，故G2处于高阻态，因此可把I/O2作为变量输入端使用。这时加到I/O2 上的输入信号经G3接到与逻辑阵列的输入端（图中对应第6、7列）。属于这种输出结构的有PAL16L8、PAL20L10等。PAL的可编程输入输出结构8.3 可编程阵列逻辑（PAL）Y带有异或门的可编程输入输出结构SXOR某些可编程I/O结构的PAL器件在与或逻辑阵列的输出和

8、三态缓冲器之间设置有可编程的异或门，如右图所示。异或门的一个输入端是可编程的，通过对此端编程可以控制输出的极性。当XOR=0时，Y与S同相；当XOR=1时，Y与S反相。在用PAL设计组合逻辑电路时经常遇到先求反函数、再利用对异或门编程求反，最后得到原函数的情况。三、寄存器输出结构用这种输出结构的PAL器件不仅可以存储与或逻辑阵列输出的状态，而且能很方便地组成各种时序逻辑电路。属于寄存器输出结构的PAL器件有PAL16R4、PAL16R6、PAL16R8等。8.3 可编程阵列逻辑（PAL）在输出缓冲器和与或逻辑阵列之间串进了由D触发器组成的寄存器。同时，触发器的状态又经过互补输出的缓冲器反馈到与

9、逻辑阵列的输入端。在图示编程情况下，D1=I1、D2=Q1。即两个触发器和与或逻辑阵列一起组成了移位寄存器。四、异或输出结构异或输出结构和寄存器输出结构类似，只是在与或逻辑阵列的输出端增设了异或门。 PAL20X4、PAL20X8、PAL20X10等是这种输出结构。PAL的寄存器输出结构8.3 可编程阵列逻辑（PAL）PAL的异或输出结构利用异或输出结构不仅便于对与或逻辑阵列输出的函数求反，还能实现对寄存器状态进行保存的操作。在图示编程情况下，对触发器FF1，当I1=0时D1=Q1，则；而当I1=1时，。即得到Y2，在时钟信号到来时触发器的状态保持不变。对触发器FF2，当I1=0时 的反函数。

10、8.3 可编程阵列逻辑（PAL）PAL的运算选通反馈结构五、运算选通反馈结构在异或输出结构的基础上再增加一组反馈逻辑电路，就构成了如下图所示的运算选通反馈结构。反馈选通电路分别给出了输入变量B和反馈变量A产生的(A+B)、(A+B)、(A+B)、(A+B)4个反馈量，并接至与逻辑阵列的输入端。通过对与逻辑阵列的编程，能产生A和B的16种算术、逻辑运算结果。8.3 可编程阵列逻辑（PAL）产生16种算术、逻辑运算的编程情况下图给出了产生A和B的16种算术、逻辑运算的编程情况。属于运算反馈选通结构的PAL器件有PAL16X4、PAL16A4等。8.3 可编程阵列逻辑（PAL）8.3.3 PAL的应

11、用举例例1：用PAL设计一个数值判别电路。要求判别4位二进制数DCBA的大小属于05、610、1115的哪一个区间之内。解：以Y0=1表示DCBA的数值在05之间；以Y1=1表示DCBA的数值在610之间；以Y2=1表示DCBA的数值在1115之间，则得到函数真值表如右。AY2Y1Y0等效十进制数二进制数1310111200111111011001019100180001711106011051010400103110020100110000000011100000000000BCD0001111100000014011110000000000111111151111100写出函数式并化简得：

12、用PAL14H4设计的数值判别电路（编程后的逻辑图）8.3 可编程阵列逻辑（PAL）这是一组有4个输入变量、3个输出的组合逻辑函数。因此必须选用有4个以上输入、3个以上输出且至少有一个输出包含3个以上乘积项的PAL器件。据此选择PAL14H4，它有14个输入端、4个输出端，每个输出包含4个乘积项。编程后的逻辑图如右所示。图中凡符号里面画“”的与门，表示其所有输入端均有熔丝和列线相连，其输出恒为0。省略了所有交叉点上的“”。乘积项（063）8.4 通用阵列逻辑（GAL）PAL器件的发展给逻辑设计带来了很大的灵活性，但它还存在不足之处。一是它采用熔丝连接工艺，靠烧断熔丝编程，一旦编程便不能改写；二

13、是不同输出结构的PAL对应不同型号的PAL器件，不便于用户使用。于是在PAL的基础上发展出通用阵列逻辑GAL。GAL采用电可擦除的CMOS（E2CMOS），使其可擦除、可重新编程；GAL的输出端设置了可编程的输出逻辑宏单元OLMC，通过编程可将OLMC设置成不同的工作状态，这样就可以用同一种型号的GAL器件实现PAL器件所有的各种输出电路工作模式，增强了器件的通用性。GAL和PAL器件均需要编程器进行编程。8.4.1 GAL的电路结构GAL器件可分为两类：一类与PAL器件相似，即与门阵列可编程、或门阵列固定，如GAL16V8和GAL20V8；另一类的与门阵列和或门阵列均可编程，如GAL39V1

14、8。前一类GAL器件的电路结构基本相同。这里以GAL16V8为例，介绍GAL器件的一般结构和工作原理。8.4 通用阵列逻辑（GAL）GAL16V8的电路结构图GAL16V8由五部分组成：1、8个输入缓冲器（引脚29作固定输入）。2、8个输出缓冲器（引脚1219作为输出缓冲器的输出）。3、8个输出逻辑宏单元（OLMC1219，或门阵列包含在其中）。4、一个3264位的可编程与门阵列（由88个与门构成，形成64个乘积项，每个与门有32个输入端）。5、8个输入输出缓冲器（中间一列的8个缓冲器）。此外，还有一个系统时钟CLK、输出三态控制OE，电源VCC（引脚20）和接地端（引脚10）。8.4 通用阵

15、列逻辑（GAL）在GAL16V8中除了与逻辑阵列外还有一些编程单元。编程单元的地址分配和功能划分情况如下图。此图并非编程单元实际的空间布局图，称为行地址映射图。GAL16V8编程单元的地址分配1、第031行对应与逻辑阵列的编程单元，编程后产生063共64个乘积项。2、第32行是电子标签，供用户存放各种备查信息。如器件编号、电路名称、编程日期、编程次数等。3、第3359行为厂家保留空间，用户不能利用。4、第60行是结构控制字，共有82位，用于设定8个OLMC的工作模式和64个乘积项的禁止。8.4 通用阵列逻辑（GAL）GAL16V8编程单元的地址分配5、第61行是一位加密单元。此位被编程后，将不

16、能对与逻辑阵列作进一步的编程或读出验证，因此可实现对电路设计结果的保密。只有在与逻辑阵列被整体擦除时，才能将加密单元同时擦除。但电子标签的内容不受加密单元影响，在此位被编程后仍可读出。6、第63行是一位整体擦除位，此位被擦除后，则所有编程单元全被擦除，器件返回到编程前的初始状态。对GAL的编程是在开发系统的控制下完成的。在编程状态下，编程数据由引脚9串行送入GAL器件内部的移位寄存器中。移位寄存器有64位，装满一次就向编程单元地址中写入一行。编程是逐行进行的。8.4 通用阵列逻辑（GAL）8.4.2 输出逻辑宏单元（OLMC）OLMC主要由4部分组成：1、一个8输入的或阵列。2、异或门，通过将

17、结构控制字中的XOR（n）编程来控制输出信号极性。XOR（n）=0时，异或门的输出和或门输出同相；XOR（n）=1时，异或门的输出和或门输出反相。 XOR（n）中的n 表示该OLMC对应的IO引脚号。3、D触发器。锁存或门的输出，使GAL适用于时序逻辑电路。输出逻辑宏单元OLMC的结构框图8.4 通用阵列逻辑（GAL）4、四个数据选择器：乘积项数据选择器（2选1）PTMUX，它根据结构控制字中的AC0、AC1（n）决定来自与逻辑阵列的第一乘积项是否作为或门的一个输入。G1的输出为(AC0AC1(n) ，G1输出1时，第一乘积项经PTMUX加到或门的输入；G1输出0时，或门的此端输入为0。输出逻

18、辑宏单元OLMC的结构框图8.4 通用阵列逻辑（GAL） 输出数据选择器（2选1）OMUX，它根据AC0、AC1（n）决定OLMC的输出形式。G2的输出为(AC0)+AC1(n)，当G2输出0时，异或门输出的与或逻辑函数直接经OMUX送到输出端的三态缓冲器，是组合逻辑输出；当G2输出1时，触发器的状态Q端信号经OMUX送到输出缓冲器，是寄存器输出。输出逻辑宏单元OLMC的结构框图8.4 通用阵列逻辑（GAL）三态数据选择器（4选1） TSMUX，用来选择输出三态缓冲器的控制信号。其四个数据输入端受AC0、AC1（n）的控制，列表如下：第一乘积项11OE01010VCC00输出三态缓冲器的控制信

19、号AC1(n)AC0输出逻辑宏单元OLMC的结构框图8.4 通用阵列逻辑（GAL）反馈数据选择器（8选1）FMUX，用于决定反馈信号的来源。其四个数据输入端受AC0、AC1（n）、 AC1（m）的控制，列表如下：000相邻单元输出10本单元IO11本单元Q01反馈信号来源AC1(m)AC1(n)AC0输出逻辑宏单元OLMC的结构框图8.4 通用阵列逻辑（GAL）其中AC1（m）中的（m）是相邻OLMC对应的IO引脚号。与OLMC（16）、 OLMC（17）、 OLMC（18）相邻的OLMC分别是OLMC（17）、 OLMC（18）、 OLMC（19）；与OLMC（13）、 OLMC（14）、

20、OLMC（15）相邻的OLMC分别是OLMC（12）、 OLMC（13）、 OLMC（14）。 OLMC（12）和OLMC（19）的邻级输入分别由11号引脚和1号引脚的输入代替，同时这两个单元的AC0、 AC1（m）分别被SYN和SYN取代。SYN是结构控制字中的一位。输出逻辑宏单元OLMC的结构框图8. 4 通用阵列逻辑（GAL）OLMC的工作模式有五种，由结构控制字中的SYN、AC0、AC1（n）、XOR（n）的状态指定。GAL16V8结构控制字的组成如下图：当SYN=1、AC0=0、AC1（n）=1时，OLMC（n）工作于专用输入模式，简化电路结构如右下图。这时输出三态缓冲器为禁止态，I

21、O（n）只能作为输入端使用。这时加到IO（n）上的输入信号作为相邻OLMC的“来自邻级输出（m）”信号经过邻级的FMUX接至与逻辑阵列的输入上。专用输入模式GAL16V8结构控制字的组成8. 4 通用阵列逻辑（GAL）当SYN=1、AC0=0、AC1（n）=0时，OLMC（n）工作于专用组合输出模式，简化的电路结构如右上图。这时输出三态缓冲器处于选通（工作）状态，异或门的输出经OMUX送到三态缓冲器。因输出缓冲器是反相器，所以XOR（n）=0时输出的组合逻辑函数为低电平有效，而XOR（n）=1时为高电平有效。由于相邻OLMC的AC1（m）也是0，故FMUX的输出为地电平，即无反馈信号。当SYN

22、=AC0=AC1（n）=1时，OLMC（n）工作在反馈组合输出模式，简化的电路结构如右下图。专用组合输出模式反馈组合输出模式它与专用组合输出模式的区别在于：三态缓冲器是由第一乘积项选通的，且输出信号经FMUX又反馈到与逻辑阵列的输入线上。8. 4 通用阵列逻辑（GAL）时序电路中的组合输出模式当SYN=0、AC0=1、AC1（n）=1时，OLMC（n）工作在时序电路中的组合输出模式，此时整个GAL16V8构成一个时序逻辑电路，这个OLMC （n）是时序电路中的组合逻辑部分的输出，而其余7个OLMC中至少有一个是寄存器输出模式。简化的电路结构如下图。这时异或门的输出不经过触发器而直接送往输出端。

23、输出三态缓冲器由第一乘积项选通。输出信号经FMUX反馈到与逻辑阵列上。1脚为时钟信号CLK的输入端，11脚为输出三态缓冲器的选通信号OE的输入端，供给工作在寄存器模式下的那些OLMC使用。8. 4 通用阵列逻辑（GAL）寄存器输出模式当SYN=0、AC0=1、AC1（n）=0时，OLMC（n）工作在寄存器输出模式，简化的电路结构如下图。这时异或门的输出作为D触发器的输入，触发器的Q端经三态缓冲器送至输出端。三态缓冲器由外加的OE信号控制。反馈信号来自Q端。时钟信号由1脚输入，11脚接三态控制信号OE。综上所述，只要给GAL器件写入不同的结构控制字，就可以得到不同类型的输出电路结构。这些电路结构

24、完全可以取代PAL器件的各种输出电路结构。8. 4 通用阵列逻辑（GAL）1有效11脚接CLK，11脚接OE 。0有效寄存器输出00101有效11脚接CLK，11脚接OE，至少另有一个OLMC为寄存器输出模式。0有效时序电路中的组合输出01101有效11和11脚为数据输入，三态门选通信号是第一乘积项，反馈信号取自IO端。0有效反馈组合输出01111有效11和11脚为数据输入，三态门被选通。0有效专用组合输出00011和11脚为数据输入，三态门禁止。专用输入101备注输出极性工作模式XOR（n）AC1（n）AC0SYNOLMC的5种工作模式8. 5 可擦除的可编程逻辑器件（EPLD）EPLD是继

25、PAL、GAL之后推出的一种可编程逻辑器件。它采用CMOS和UVEPROM工艺制作，集成度比PAL和GAL器件高得多，其产品多半都属于高密度PLD。EPLD的特点：首先，因采用了CMOS工艺，故EPLD器件具有低功耗、高噪声容限的优点。因采用了UVEPROM工艺，以叠栅注入MOS管作为编程单元，所以不仅可靠性高、可以改写，而且集成度高、造价便宜。目前EPLD产品的集成度最高已达1万门以上。输出部分采用了类似于GAL器件的可编程的输出逻辑宏单元。EPLD的OLMC不仅吸收了GAL器件输出电路结构可编程的优点，而且还增加了对OLMC中触发器的预置数和异步置零功能。因此EPLD中的OLMC比GAL中

26、的OLMC有更大的使用灵活性。EPLD的与或逻辑阵列作了一些改进，使与或逻辑阵列中乘积项的利用率得到提高。在PAL和GAL的与或逻辑阵列中，每个或门输入的一组乘积项数目是固定的且在许多情况下每一组的数目又是相等的。但由于需要产生的与或逻辑函数所包含的乘积项各不相同，因而与或逻辑阵列中的乘积项就得不到充分利用。而在大多数的EPLD中与或逻辑阵列中每一组乘积项的数目不完全相等，这样既便于产生不同项数的与或逻辑函数，又有利于提高乘积项的利用率。另外，有些EPLD的或逻辑阵列部分采用可编程结构，使与逻辑阵列的乘积项得到较充分的利用。8. 5 可擦除的可编程逻辑器件（EPLD）近年来迅速发展起来的“复杂

27、的可编程逻辑器件”（CPLD）可以认为是从EPLD演变来的。CPLD既保持了EPLD传输时间可预测的优点，又提高了集成度。将若干个类似于GAL的功能模块和实现互连的开关矩阵集成于同一芯片上，就形成了CPLD。CPLD多采用E2CMOS工艺制作。8. 6 复杂的可编程逻辑器件（CPLD）8.6.1 CPLD的总体结构从EPLD演变而来，多采用E2CMOS工艺制作。将若干个类似于GAL的功能模块和实现互连的开关矩阵集成于同一芯片上，提高了集成度，又保持EPLD传输时间可预测的优点。前面所讲的FPLA、PAL、GAL及EPLD器件，无论它们是采用熔丝工艺还是采用UVEPROM工艺或E2CMOS工艺制

28、作的，在编程时都要用到高于5V的电压信号。因此，必须将它们从电路板上取下，插到编程器上，由编程器产生这些高压脉冲信号，最后完成编程工作。这种必须使用编程器的“离线”编程方式，仍然不太方便。FPGA的装载过程虽然可以“在系统”进行，但与之配合使用的EPROM在编程时仍然离不开编程器。8. 6 复杂的可编程逻辑器件（CPLD）为克服这个缺点， Lattice公司于90年代初首先推出了在系统可编程逻辑器件（isp-PLD）。 Lattice公司成功地将原属于编程器的写入擦除控制电路及高压脉冲发生电路集成于PLD芯片中，这样在编程时就不需要使用编程器了。而且，由于编程时只需外加5V电压，不必将PLD从

29、系统中取出，从而实现了“在系统”编程。Lattice公司生产的isp-PLD有低密度和高密度两种。低密度isp-PLD是在GAL的基础上加进了写入擦除控制电路而形成的。如ispGAL16Z8。高密度isp-PLD又称ispLSI，它的电路结构比低密度isp-PLD要复杂得多，功能也更强。如ispLSI1032。目前，生产PLD产品的主要公司都已推出了各自的isp-PLD产品。8. 6 复杂的可编程逻辑器件（CPLD）ispLSI1032的电路结构框图8. 7 现场可编程门阵列（FPGA）前面所讲的几种PLD电路中，都采用了与或逻辑阵列加上输出逻辑单元的形式。而FPGA的电路结构形式则完全不同，

30、它由若干独立的可编程模块组成。用户可通过编程将这些模块连接成所需要的数字系统。因这些模块的排列形式和门阵列中单元的排列形式相似，所以沿用了门阵列这个名称。FPGA属高密度PLD，其集成度可达3万门片以上。FPGA的基本结构框图右图是FPGA基本结构形式的示意图。它由三种可编程单元和一个用于存放编程数据的静态存储器组成。三种可编程的单元是输入输出模块IOB、可编程逻辑模块CLB和互连资源IR。它们的工作状态全都由可编程数据存储器中的数据设定。8. 7 现场可编程门阵列（FPGA）FPGA中除个别的几个引脚外，大部分引脚都与可编程的IOB相连，均可根据需要设置成输入端或输出端。因此，FPGA器件最

31、大可能的输入端数和输出端数要比同等规模的EPLD多。每个CLB中都包含组合逻辑电路和存储电路（触发器）两部分，可设置成规模不大的组合逻辑电路或时序逻辑电路。在CLB之间的布线区内配备有丰富的连线资源，以便将这些CLB灵活地连接成各种应用电路。这些互连资源（IR）包括不同类型的金属线、可编程的开关矩阵和可编程的连接点。静态存储器的存储单元由两个CMOS反相器和一个控制管T组成，如右图。这种存储单元有很强的抗干扰能力和很高的可靠性。但停电后存储的数据丢失，故每次接通电源后必须重新给存储器“装载”编程FPGA内静态存储器的存储单元数据。这些数据通常存放在一片EPROM中，在FPGA内部的一个时序电路

32、控制下自动完成“装载” 。8. 7 现场可编程门阵列（FPGA）FPGA的CLB阵列结构形式克服了PAL和GAL等PLD器件中那种固定的与或逻辑阵列结构的局限性，在组成一些复杂的数字系统时显得更加灵活。同时，由于加大了可编程IO端的数目，也使得各引脚的安排更加方便和合理。FPGA的缺点：它的信号传输延迟时间不是确定的。复杂的数字系统一般是将若干个CLB组合起来构成的，而每个信号的传输途径各异，故传输时间也就不可能相等。这不仅给设计带来麻烦，而且也限制了器件速度。EPLD不存在这个问题。FPGA的编程数据存储器是一个静态随机存储器，断电后数据会丢失。所以每次开始工作前都要重新装载编程数据，并需要

33、配备保存编程数据的EPROM。这些都给使用带来不便。FPGA的编程数据一般存放在EPROM中，而且要读出并送到FPGA的SRAM中，因此不便于保密。而EPLD中设有加密编程单元，加密后可防止数据被读出。8. 8 在系统可编程通用数字开关（ispGDS）ispGDS22的结构框图ispGDS22的输入/输出单元（IOC）目的：为改变各ispPLD之间的连接及它们与外围电路之间的连接，以实现逻辑功能的改变。8. 9 PLD的编程随着PLD集成度的不断提高，PLD的编程也日益复杂，设计的工作量也越来越大。在这种情况下，PLD的编程工作必须在开发系统的支持下才能完成。 一些PLD的生产厂商和软件开发公司都研制有各种功能完善、高效率的PLD开发系统。其中有些系统还有较强的通用性。PL