ProASIC3内核介绍.

1、周立功Actel产品线 ProASIC3内部架构介绍目 录I/O结构存储器资源 时钟资源 内核介绍 整体概述 加密设置目 录I/O结构存储器资源 时钟资源 内核介绍 整体概述 加密设置ProASIC3内核介绍ProASIC系列ProASICPLUSProASICProASIC3ProASIC3EProASIC3内核介绍芯片的命名规那么 A3P250 - 1 PQ G 208 I器件的类型速度级别封装类型温度级别无铅封装，空白表有铅封装引脚数速度级别空白 = 标准速度1 = 比标准速度快15%2 = 比标准速度快25%3 = 比标准速度快35%F = 比标准速度慢20%P = 比标准速度快30%

2、温度级别C或空白 = 商业级I = 工业级A = 汽车级M = 军工级ProASIC3/E系列A3P015A3P030A3P060A3P125A3P250A3P400A3P600A3P1000A3PE600 A3PE1500A3PE3000 M1A3P250M1A3P600M7/MA3P1000M1A3PE1500M1A3PE3000系统门密度15K30 K60 K125 K250 K400 K600 K1M600K1.5M3 MVersaTile3847681,5363,0726,1449,21613,82424,57613,82438,40075,264 RAM容量（1024bits）-1

3、8363654108144108270504FlahROM (bits)1k1k1k1k1k1k1k1k1k1k1k(AES)ISPNoNoYesYesYesYesYesYesYesYesYesPLL-111111666全局网络数66181818181818181818I/OBanks22224444888I/O电平标准Std &Hot SwapStd &Hot SwapStd,+Std,+Std,+/LVDSStd,+/LVDSStd,+/LVDSStd,+/LVDSProProPro温度等级C,IC,IC,I,TC,I,TC,I,TC,IC,IC,I,TC,IC,IC,I用于重要信息的存储

4、和设置6条全局网络，12条象限全局网络ProASIC3内核介绍选型表ProASIC3内核介绍Flash开关特性Flash开关SRAM开关一个开关只需要两个晶体管组成，而SRAM架构需要46个晶体管；功耗低，与SRAM工艺相比具有更小阻抗和容性负载；可重复编程且非易失。ProASIC3内核介绍Flash FPGA优势在系统编程非易失非常低的功耗上电即可运行FlashLock、AES加密固件错误免疫低系统成本 Flash FPGA目 录I/O结构存储器资源 时钟资源 内核介绍 整体概述 加密设置CCCCCCCCCCCCCCCCCCRAMRAMISP AES解密FlashROM电荷汞RAMRAMRA

5、MRAMRAMRAMI/O Bank0I/O Bank3I/O Bank4I/O Bank2I/O Bank1I/O BankA3P030A3P125：2； A3P250A3P1000: 4支持多种电压的输入和不同I/O电平标准SRAM和FIFOSRAM的最大容量达到504Kbit;每个SRAM模块都含有一个FIFO控制器，配置成同步FIFOProASIC3内核介绍结构特点FlashROM含有1Kbits片内用户可访问的非易失FlashROM时钟资源CCC南北两侧的CCC是不带有PLL的，只有东西两侧的CCC含有PLLProASIC3内核介绍逻辑单元VersaTileFPGA最小可操作单元 S

6、RAM架构的FPGA：一般由一个D触发器和一个查找表组成；查找表用于实现组合逻辑；D触发器实现时序逻辑；查找表和触发器是硬线连接不能分开使用。ProASIC3内核介绍逻辑单元VersaTileFPGA最小可操作单元 SRAM架构的FPGA：一般由一个D触发器和一个查找表组成； Flash架构的FPGA：内部结构不固定，可根据编程开关来改变；DFFY带清零或置位 D触发器DFFY带清零和使能D触发器LUT-3 三输入查找表LatchY 带清零或置位的锁存器逻辑单元VersaTile 当逻辑单元VersaTile用作带使能端的D触发器，置位或者清零信号只能通过全局网络来驱动。Warning: CM

7、P503: Remapped 612 enable flip-flop(s) to a 2-tile implementation because the CLR/PRE pin on the enable flip-flop is not being driven by a global net. 普通网络ProASIC3内核介绍逻辑单元VersaTileProASIC3内核介绍四种布线资源 Actel有七层布线结构，下面3层为金属走线，上面4层才是布线资源。高速的超长线资源有效长线资源 超快速的局部连线资源高新能全局网络四种布线资源 输入线 用于相连逻辑单元的互连，允许每个VersaTil

8、e的输出与8个相邻VersaTile的输入直接相连，速度非常快。高速的超长线资源有效长线资源 超快速的局部连线资源高新能全局网络四种布线资源超快局部连线ProASIC3内核介绍四种布线资源ProASIC3内核介绍四种布线资源 提供较远距离和较高扇出的布线方案，这些布线资源可以跨越1个、2个或4个VersaTile，沿垂直和水平方向走线。高速的超长线资源有效长线资源 超快速的局部连线资源高新能全局网络四种布线资源跨越1个VersaTile跨越2个VersaTile跨越4个VersaTileProASIC3内核介绍 以最小的延时跨越整个器件，垂直方向可以跨越正负12个VersaTile，水平方向上

9、可以跨越正负16个VersaTile。高速的超长线资源有效长线资源 超快速的局部连线资源高新能全局网络四种布线资源 四种布线资源ProASIC3内核介绍 应用于需要低偏斜、低延时、低抖动、高扇出的网点。全局网络分为片上全局网络和象限全局网络。高速的超长线资源有效长线资源 超快速的局部连线资源高性能全局网络四种布线资源6条片上全局网络12条象限全局网络四种布线资源目 录I/O结构存储器资源 时钟资源 内核介绍 整体概述 加密设置ProASIC3内核介绍时钟调整电路CCC简单CCC带PLL的CCC实现简单延时、移相和连接全局网络简单CCC功能+(分频、倍频) 时钟调整电路用于对时钟信号的调整，可以

10、实现对输入信号的分频、倍频、移相和延时等操作，主要应用于高速、多时钟、高性能场合。ProASIC3内核介绍时钟调整电路CCC静态PLL静态PLL组成PLL模块；3个相位选择器；6个可编程延时和一个固定延时模块；5个可编程的分频器PLL的输入频率范围：1.5MHz350MHz, 输出频率范围： 0.75MHz350MHzProASIC3内核介绍时钟调整电路CCCCCC输入 专用的全局I/O管脚作为输入 外部的任意I/O作为输入 内部的逻辑作为输入 每个CCC管辖的全局管脚有9个；3个全局I/O3个全局I/O3个全局I/OCCC功能模块ProASIC3内核介绍时钟调整电路CCCCCC输入 专用的全

11、局I/O管脚作为输入 外部的任意I/O作为输入 内部的逻辑作为输入 每个CCC管辖的全局管脚有9个；外部的任意I/O通过PLLINT连接到(CLKA、CLKB或CLKC)需要通过PLLINT宏输入到CCC3个全局I/O3个全局I/O3个全局I/OCCC功能模块ProASIC3内核介绍时钟调整电路CCC带PLL的CCC 位于ProASIC3的西侧有一个PLL，对于带有PLL的CCC是完全可配置的。一般常用的两种方法是： 静态方式配置动态方式配置通过软件生成配置数据，而后下载到器件对CCC进行配置生成带有PLL的CCC模块时留有配置的接口 MODE等于1，静态方式 MODE等于0，动态配置ProA

12、SIC3内核介绍全局网络管理PDC文件约束 把普通的网络提升到全局网络 assign_global_clock -net netname 在Designer中进行编译CLKINT会自动被参加 提升一个网络到象限全局 assign_quadrant_clock net netname quadrantUR|UL|LR|LL 如果被提升的网络为普通网络那么他会通过CLKINT桥接到象限全局上 把全局网络变为普通的网络 unassign_global_clock net netname 注意：假设我们想把某一个端口连接的网络进行约束，这个端口的名字要取综合后的它所对应的名字 目 录I/O结构存储器资

13、源 时钟资源 内核介绍 整体概述 加密设置ProASIC3内核介绍SRAM和FIFOSRAM内部架构每个SRAM内部都带有硬件的FIFO控制器SRAM的工作频率最大可以达到350MHzSRAM的存储量最大为504kbit具有独立的读写引脚，读写数据的参数可以通过SmartGen手动配置ProASIC3内核介绍SRAM和FIFO使用RAM4K9的RAM块，可以配置成5129、1k4、2k2或4k1位模式 两个端口都能进行读写操作，或同为读，或同为写，或一个读一个写 双端口RAMSRAM 2个端口读和两个端口写的 ;一个端口读一个端口写的 ;双端口RAM双端口RAM两端口RAMProASIC3内核

14、介绍SRAM和FIFOSRAM 2个端口读和两个端口写的 ;一个端口读一个端口写的 ;使用RAM51218的RAM块，可以配置成1k4、2k2、4k1、5129和25618位模式 独立的读和写端口 两端口RAM双端口RAM双端口RAM两端口RAMProASIC3内核介绍SRAM的读写时序图上升沿锁定数据和地址SRAM写时序ProASIC3内核介绍SRAM的读写时序图 在同一周期内上升沿读进地址，下降沿延迟一段时间输 出数据SRAM读时序(非流水线)ProASIC3内核介绍SRAM的读写时序图 流水线在地址被读进以后要延长一个周期加一段延迟后输出数据SRAM读时序(流水线)ProASIC3内核介

15、绍SRAM和FIFOSRAM总结 在使用双端口RAM的时候，要防止同一时刻两个 端口同时对同一地址进行写操作 例化RAM的时，假设读/写端口的位宽设置为9位，那么写/读端口的位宽不能设置为1、2、4 在例化RAM的时候，复位信号不能复位RAM内部的数据，只能复位RAM的输出数据ProASIC3内核介绍FIFO 是指先进先出的一种数据队列，在ProASIC3中主要通过RAM块加一个FIFO控制器来实现。 FIFOFIFO控制器SRAM嵌入式同步FIFO不占用逻辑资源和内部的RAM一起使用带存储单元同步FIFO软控制器FIFO：占用逻辑资源使用内部的RAM软FIFO控制器不带存储单元的FIFO软控

16、制器FIFO：占用逻辑资源不带有存储单元外部SRAM不带存储器的FIFO 常用在要求FIFO的存储深度很大的情况嵌入式同步FIFO常 用在FIFO的读写位宽相同且深度不是太深的情况 带存储单元同步FIFO 常用在读写位宽不同 且深度不是很深的情况对比ProASIC3内核介绍FIFO FIFO写数据流程FULL=1，AFULL=1 FULL=0，AFULL=1 FULL=0，AFULL=0 0 x020 x030 x040 x060 x050 x070 x000 x01WCLKDATAQ将满标志设定值ProASIC3内核介绍FIFO FIFO读数据流程DATAQ将空标志设定值0 x000 x05

17、0 x010 x020 x030 x04WCLKProASIC3内核介绍FIFO FIFO读数据流程EMPTY=1，AEMPTY=1 EMPTY=0，AEMPTY=1 EMPTY=0，AEMPTY=0 DATAQ将空标志设定值0 x000 x050 x010 x020 x030 x04WCLKProASIC3内核介绍FlashROMProASIC3/EFPGA CoreArrayFROMFROM和内核可以进行分开独立编程；FROM主要应用于平安密钥的存储、IP地址记录等功能；ProASIC3内核介绍FlashROMFlashROM ProASIC3内部有用户可用的、非易失的FlashROM存储

18、器，大小为1Kbit。分为8页，每页16字节；JTAG可以对FROM进行读写；内核只能对其读操作 FlashROM在进行重新编程时只能对一页进行重新编程ProASIC3内核介绍FPGA内核读取FROM内核地址：111 00001110000输出8位数据到内核页中字节地址3位页地址ProASIC3内核介绍FROM的读取时序FROM读写时序非常的简单，只需要提供时钟和地址 同步时钟的上升沿读取地址 在时钟的下降沿时输出数据 支持同步读取，最大支持频率为15MHz目 录I/O结构存储器资源 时钟资源 内核介绍 整体概述 加密设置ProASIC3内核介绍I/O结构I/O模块 I/O缓冲器 ：实现不同的

19、电平标准、设置驱动能力、延时等 I/O寄存器：实现可靠的输入/输出信号和特殊的传输模式 I/O缓冲器I/O缓冲器实现多种电平标准单端I/O差分I/O；、；LVDS,BLVDS,MLVDS, LVPECLProASIC3内核介绍I/O结构I/O模块 I/O缓冲器 ：实现不同的电平标准、设置驱动能力、延时等 I/O寄存器：实现可靠的输入/输出信号和特殊的传输模式例：DDR输入模式单时钟周期完成2个数据的传输ProASIC3内核介绍I/O结构差分I/O 在A3P250及以上器件支持LVDS、LVPECL差分标准，从LVDS延伸出总线LVDS(BLVDS) 和多点LVDS(MLVDS)。 LVDS是个

20、高速差分I/O,需要2根信号线来传输数据位，通过比较这2根信 号线的电平上下来决定输出的信号为1还是0。输入端的输入阻抗非常高，大部分电流流过电阻当流过电阻的电流方向发生变化形成“0”和“1”状态ProASIC3内核介绍I/O结构差分I/O 在A3P250及以上器件支持LVDS、LVPECL差分标准，从LVDS延伸出总线LVDS(BLVDS) 和多点LVDS(MLVDS)。 LVDS是个高速差分I/O,需要2根信号线来传输数据位，通过比较这2根信 号线的电平上下来决定输出的信号为1还是0。 LVPECL也需要2根信号线来传输数据，与LVDS的区别是： LVDS的I/O Bank参考电压为2.5

21、V,而LVPECL为； 终端匹配电阻不相同；ProASIC3内核介绍5V输入输出5V输入容限 大多数FPGA 的I/O都是，无法承受5V的输入，Actel的FPGA也不例外。除了用电压转换芯片外，这里推荐两种解决方式。 分压电阻网络 齐纳二极管分压 一般建议用在低速的场合，速度随着电阻值的递减而递增。 一般用在中等速度的场合ProASIC3内核介绍5V输入输出5V输出容限 ProASIC3必须设置成3.3V LVTTL或3.3V LVCMOS才能可靠的驱动5V TTL接收器。 在和3.3V LVCMOS模式下：VOL VOH = 2.4V 在5V TTL接收器模式下：VIL VIH = 2.0V驱动5V时能够识别电平“0和“1ProASIC3内核介绍I/O命名规那么 Actel使用一个命名机制来指示I/O的详细信息，用于指明该I/O属于哪个I/O组、差分I/O的配对情况和管脚情况等信息。 I/O名称 = G m n /IO u x w B y G A B0 /IO 02 R S B1全局管脚全局引脚位置：西北角全局引脚：与B1、B2同时只有1个上全局组中I/O编号，从西北角开始编号标准单端I/O表示单端Bank1