火智英组成原理课设

1、东北大学秦皇岛分校计算机与通信工程学院计算机组成原理课程设计设计题目：指令系统及ALU设计专业名称计算机科学与计算班级学号2123334学生姓名火智英 指导教师王和兴设计时间2014.12.222015.1.2课程设计任务书专业：计算机科学与技术 学号：2123334 学生姓名： 设计题目：指令系统及ALU设计一、设计实验条件808综合实验室硬件：PC机软件：Xilinx ISE ModelSim 编程语言：VHDL二、设计任务及要求 1、 13号指令；2、 16号指令；3、 48号指令；4、 断点方式下的微地址修改逻辑电路，实现“取指后，获取13、16、48号指令的微程序入口地址”；5、 用

2、四位半加器实现四位全加器；三、设计报告的内容3.1设计题目与设计任务（设计任务书）题目：指令系统及ALU设计3.1.1 13，16号，48号指令设计；3.1.2 断点方式下的微地址修改逻辑电路，实现“取指后，获取13、16、48号指令的微程序入口地址”；3.1.3 用四位半加器实现四位全加器3.2前言（绪论）融会贯通计算机组成原理课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识；学习运用VHDL进行FPGA/CPLD设计的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA/CPLD技术相对于传统开发技术的优点；培养科学研究的独立工作能力，取得工

3、程设计与组装调试的实践经验。3.3设计主体3.3.1指令系统设计：第13号指令：助记符：SUB A，R？ 格式：操作码和地址码 操作码：SUB 功能：从累加器A中减去寄存器R?的值 寻址方式：寄存器直接寻址 第16号指令：助记符：SUB A, II 格式：操作码和地址码 操作码：SUB 地址码：A, II 功能：从累加器A中减去立即数II加入累加器A中 寻址方式：立即数寻址第48号指令：助记符：CALL EM 格式：操作码和地址码 操作码：CALL 地址码：EM 功能：调用EM地址的子程序 寻址方式：直接寻址3.3.2模型机硬件设计： 题目：断点方式下的微地址修改逻辑电路，实现“取指后，获取1

4、3、16、48号指令的微程序入口地址”3.3.3其它设计： 题目：用四位半加器实现四位全加器4系统设计4.1模型机逻辑框图图4.1整机逻辑框图图4.2 芯片引脚逻辑框图图4.4 CPU逻辑框图4.2指令系统设计第13号指令：SUB A，R？ 指令类型：算术运算指令第16号指令：SUB A,II 指令类型：算术运算指令第48号指令：CALL EM 指令类型：程序跳转指令 4.3微操作控制信号1、XRD ：外部设备读信号，当给出了外设的地址后，输出此信号，从指定外设读数据。2、EMWR：程序存储器EM写信号。3、EMRD：程序存储器EM读信号。4、PCOE：将程序计数器PC的值送到地址总线ABUS

5、上(MAR)。5、EMEN：将程序存储器EM与数据总线DBUS接通，由EMWR和EMRD 决是将DBUS数据写到EM中，还是从EM读出数据送到DBUS。6、IREN：将程序存储器EM读出的数据打入指令寄存器IR。7、EINT：中断返回时清除中断响应和中断请求标志，便于下次中断。8、ELP：PC打入允许，与指令寄存器IR3、IR2位结合，控制程序跳转。9、FSTC：进位置1，CY=110、FCLC：进位置0，CY=011、MAREN：将地址总线ABUS上的地址打入地址寄存器MAR。12、MAROE：将地址寄存器MAR的值送到地址总线ABUS上。13、OUTEN：将数据总线DBUS上数据送到输出端

6、口寄存器OUT里。14、STEN：将数据总线DBUS上数据存入堆栈寄存器ST中。15、RRD：读寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。16、RWR：写寄存器组R0-R3，寄存器R?的选择由指令的最低两位决定。17、CN：决定运算器是否带进位移位，CN=1带进位，CN=0不带进位。18、FEN：将标志位存入ALU内部的标志寄存器。19、WEN：将数据总线DBUS的值打入工作寄存器W中。20、AEN：将数据总线DBUS的值打入累加器A中。21-23: X2 X0 ： X2、X1、X0三位组合来译码选择将数据送到DBUS上的寄存器。 24-26: S2 S0 ： S2、S1、S0

7、三位组合决定ALU做何种运算。4.4指令执行流程表表1 指令流程表编号助记符功能机器码周期总数CT节拍数微操作控制信号涉及的硬件13SUB A,R?从累加器A中减去寄存器R？的值001100xx100T3R?WRRD RWE WENR, A, W, ALU,FT4ALU(A-W)A AEN16SUB A, #II从累加器A中减去立即数II加入累加器A中001111 XX101T5PCMARPCOE MARENPC, MAR, EM, W, A,ALU, FT4EMDBUSDBUSW PC+1PCEMRD EMEN WENT3A,WALUF ALUAFEN AEN48CALL EM调用EM地址的

8、子程序101111XX110T6PCMARPCOE MARENPC,MAR,EM,ABUS, DBUS, W,STT5EMDBUSDBUSWPC+1PCEMRD EMEN WENT4PCDBUSDBUSSTSTEN X()T3WDBUSDBUSPCELP4.5指令流程图4.5.1 第13条指令 R?WALU(A-W)A 图5-1第13条指令4.5.2 第16条指令PCMARPCOE MARENT5(101)EMRD EMEN WENT4(100)EMDBUSDBUSW,PC+1=PCWDBUS,DBUS R?S()T3(011) 图5-2 第16条指令4.5.3 第48条指令PCMARPCOE

9、 MARENT6(110)EMDBUSDBUSW EMRD EMEN WENT5(101)WPCELP T4(100)01)PCOE MARENT3(011)PCMAR 图5-3第48条指令5模型机硬件功能实现5.1逻辑电路符号表示：5.2仿真测试： 仿真过程如下：l 在sources窗口处右击，加入新的源文件l 创建波形仿真激励文件.tbw：选Test Bench Waveform，并输入文件名l 初始化时钟周期及相关参数finashl 右侧会出现 .tbw文件窗口，设置输入引脚的值，存盘l 左侧sources窗口选择“behavioral simulation”,下面processes窗口

10、会自动出现Modelsim Simulatorl 双击其中的“Simulate behavioral model”会自动调用“Modelsim ”进行仿真，观察波形窗口，观察是否正确波形图： 5.3 VHDL描述如下：- Company: - Engineer: - - Create Date: 19:13:28 01/04/2014 - Design Name: - Module Name: a - Behavioral - Project Name: - Target Devices: - Tool versions: - Description: - Dependencies: - Re

11、vision: - Revision 0.01 - File Created- Additional Comments: -library IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity p5 is Port ( A : in STD_LOGIC_VECTOR( 2 DOWNTO 0); P : in STD_LOGIC_VECTOR( 1 DOWNTO 0); uAR : out STD_LOGIC_VECTOR( 2 DOWNTO 0);end p5;architecture Behaviora

12、l of p5 isbegin PROCESS(A,P) BEGIN IF P( 1 DOWNTO 0) =00 THEN uAR( 2 DOWNTO 0) = A( 2 DOWNTO 0) + 1 ; ELSE uAR( 2 DOWNTO 1) = A( 2 DOWNTO 1) + P( 1 DOWNTO 0) ; uAR(0) = A(0); END IF; END PROCESS;end Behavioral;6全加器实现6.1逻辑电路符号表示：6.1.1.半加器： 6.1.2全加器：6.2仿真测试：6.2.1仿真过程如下：l 在sources窗口处右击，加入新的源文件l 创建波形仿真激

13、励文件.tbw：选Test Bench Waveform，并输入文件名YUMIAOl 初始化时钟周期及相关参数finashl 右侧会出现 .tbw文件窗口，设置输入引脚的值，存盘l 左侧sources窗口选择“behavioral simulation”,下面processes窗口会自动出现Modelsim Simulatorl 双击其中的“Simulate behavioral model”会自动调用“Modelsim ”进行仿 真，观察波形窗口，观察是否正确波形分析图： 6.3 VDHLM描述如下：-6.3.1半加器 library IEEE;use IEEE.STD_LOGIC_1164

14、.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity xu1 is Port ( A : in STD_LOGIC; B : in STD_LOGIC; S : out STD_LOGIC; co : out STD_LO

15、GIC);end xu1;architecture Behavioral of xu1 isbeginS=A xor B;co=A and B;end Behavioral;6.3.2全加器：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-li

16、brary UNISIM;-use UNISIM.VComponents.all;entity xu1 is Port ( A : in STD_LOGIC; B : in STD_LOGIC; S : out STD_LOGIC; ci : in STD_LOGIC; co : out STD_LOGIC);end xu1;architecture Behavioral of xu1 isbeginS=(ci and (A xor B);co=(A and B) and ci) or (A and B);end Behavioral;7 心得体会 通过这次课设，对上课所学的知识有了进一步的认

17、识，对计算机硬件也有了更清晰的了解，尤其是CPU的内部结构。在实验之前对于XILINX ISE和Modelsim SE这两个软件一点也不了解，所以对软件的研究也耗费了很多精力。在组员的共同合作下，完成了此次课设，虽然中间出现了很多问题，通过向其他同学请教和查找资料，最终都得到很好地解决。短短的几天，学到很多很充实，实验中，仿真波形一直会有无效出现，大家也尝试在自己的电脑上装软件，最终得到解决。通过这次团队合作，深刻的感觉到，凝聚起来的智慧的力量是无穷的，从无到有，从入门到熟料掌握，也体会到了实践的重要性。此次课程设计遇到了好多问题，特别是软件的安装和使用问题，仿真软件ModelSim安装好后老是打不开，装了好多次都不行，经过不断地查找资料终于找到是因为license.dat文件设置的错误；还有就是Xilinx ISE软件没法调用仿真软件ModelSim进行仿真，解决的办法是因为新建文件时没有选用用ModelSim软件仿真选项；还有就是建好测试波形进行测试时，Process中没有ModelSim Simulator选项，本以为是软件的错误就有进行了安装，可是还是这个样子，后来不经意点了一下Sources中的那个波形文件，ModelSim Simulator选项就出来了。还有就是进行测试时要选择合适的波形文件然后调用仿真软件进行仿真，否则得到的波形图是红线，就是错误的。8 参考文