微型计算机系统原理及应用第五章第十四次课

1、济南大学控制学院1第五章第五章 处理机总线时序和系统总线处理机总线时序和系统总线济南大学控制学院2济南大学控制学院3 8个个扩扩展展插插座座中央中央处理器处理器8088协处协处理器理器8087总线总线驱动器驱动器总线总线控制器控制器8288RAM存储存储器器ROM存储存储器器8 级级中断中断电路电路4通道通道DMA8 通道通道定时定时/计数器计数器喇叭喇叭电路电路键盘键盘接口接口CBABDB时钟时钟信号信号发生器发生器8284济南大学控制学院4中央中央处理器处理器8088协处协处理器理器8087地址地址锁存器锁存器总线总线控制器控制器8288时钟时钟信号信号发生器发生器8284数据数据收发器收

2、发器CBABDB 济南大学控制学院5中央中央处理器处理器8088协处协处理器理器8087总线总线驱动器驱动器总线总线控制器控制器8288RAM存储存储器器ROM存储存储器器8 级级中断中断电路电路4通道通道DMA8 通道通道定时定时/计数器计数器喇叭喇叭电路电路键盘键盘接口接口 8个个扩扩展展插插座座CBABDB时钟时钟信号信号发生器发生器8284CPU外围外围I/O接口接口存储器接口存储器接口外围外围I/O接口接口济南大学控制学院65.1.1 8086的两种组态的两种组态 当当8086CPU与存储器和外设构成一个计算机系统时，根据所连接的存储器与存储器和外设构成一个计算机系统时，根据所连接的

3、存储器和外设的规模，和外设的规模，8086可以有两种不同的组态。可以有两种不同的组态。 1. 最小组态最小组态 当所连的存储器容量不大，当所连的存储器容量不大，I/O端口不多时。端口不多时。 系统的地址总线系统的地址总线CPU的的AD0AD7, A8A15, A15A19 通过地址锁存器通过地址锁存器8282 构成。构成。 系统的数据总线系统的数据总线直接由直接由AD0AD7提供，或通过数据收发器提供，或通过数据收发器8286供给。供给。 系统的控制总线系统的控制总线直接由直接由CPU的控制线供给。的控制线供给。 2. 最大组态最大组态 当要构成的系统较大，要求较强的驱动能力时。当要构成的系统

4、较大，要求较强的驱动能力时。 系统的地址总线系统的地址总线CPU的的AD0AD7, A8A15, A15A19 通过地址锁存器通过地址锁存器8282 构成。构成。 系统的数据总线系统的数据总线或通过数据收发器或通过数据收发器8286供给。供给。 系统的控制总线系统的控制总线通过总线控制器通过总线控制器8288供给供给。 两种组态通过引脚信号两种组态通过引脚信号MN/MX决定。决定。什么是地址锁存器?驱动(双向)为什么要驱动?济南大学控制学院7RESET TEST HOLD HLDA NMI INTR INTA M / IO WR RDREADY CLK READYMN / MX+5V系统总线系

5、统总线控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D15D0 ALE BHE A19A16 AD15 AD 0 DT / R DEN8086CPUSTB 8282OETOE82868284A最小组态最小组态RQ/GT0、RQ/GT1(Request/Grant,30、 31)：总线请求：总线请求/总线允许信号。供总线允许信号。供CPU以外以外的两个处理器，用来发出使用总线的请求信的两个处理器，用来发出使用总线的请求信号和接收号和接收CPU对总线请求的响应。这两个引对总线请求的响应。这两个引脚都是双向的，请求与应答信号在同一引脚脚都是双向的，请求与应答信号在同一引脚上分时传输，方

6、向相反。上分时传输，方向相反。 RQ/GT0的优先权高于的优先权高于RQ/GT1总结总结 具有分时复用总线功能的引脚：具有分时复用总线功能的引脚：AD0AD15、A16/S3A19/S6 、BHE/S7 ； 具有三态性的引脚：具有三态性的引脚： AD0AD15、A16S3A19S6 、BHE/S7 、RD、WR、M/IO、DT/R、DEN、INTA等；等； 最大模式下和最小模式下含义不同的引脚：最大模式下和最小模式下含义不同的引脚：24腿腿31腿；腿； 8086和和8088不同的引脚：不同的引脚：28腿，腿，39腿，腿，28腿，腿，34腿；腿；8086/80888086/8088引脚功能区别：

7、引脚功能区别：1 1、外部数据总线的宽度不同。、外部数据总线的宽度不同。8086的外部数据总线为的外部数据总线为16位（位（AD15AD0）；）；8088的外部数据总线为的外部数据总线为8位位（AD7AD0）。）。 2 2、第、第28引脚不同。引脚不同。8086的第的第28引脚为引脚为M/IOM/IO，即该引，即该引脚信号为高电平，表示对存储器操作，为低电平则是对脚信号为高电平，表示对存储器操作，为低电平则是对I/O端口操作；端口操作；8088的第的第28引脚为引脚为M/IOM/IO，即该引脚信号为，即该引脚信号为高电平，表示对高电平，表示对I/O端口操作，为低电平则是对存储器操端口操作，为低

8、电平则是对存储器操作。作。 3、第第34引脚不同。引脚不同。8086的第的第34引脚为引脚为BHE/SBHE/S7 7，其功能，其功能已如前述；已如前述；8088的第的第34引脚为引脚为SSSSO O，在最小模式下的功能，在最小模式下的功能已如前述，在最大模式该引脚恒为已如前述，在最大模式该引脚恒为“1”。 济南大学控制学院24RQ/GT0RQ/GT1 TEST NMI INTA S0 S1 S2 READYREADYRESETMN / MX控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D15D0 BHE A19A16 AD15 AD 0 DT / R DEN8086CPUSTB

9、 8282OETOE82868284A系统总线系统总线S0 CLKS1 MROC S2 MWTCDEN IORCDT/R IOWCALE INTA8288BHECLK最大组态最大组态济南大学控制学院31 1. 存储器读总线周期存储器读总线周期 2. 存储器写总线周期存储器写总线周期 3. I / O读总线周期读总线周期 4. I / O写总线周期写总线周期 5. 中断响应周期中断响应周期 6. 存储器读和存储器读和 I/O 写总线周期写总线周期 7. 存储器写和存储器写和 I/O 读总线周期读总线周期 8086启动的总线周期启动的总线周期DMA(直接存储器存取）直接存储器存取）启动的总线周期启

10、动的总线周期济南大学控制学院42济南大学控制学院431.存储器读周期存储器读周期济南大学控制学院44济南大学控制学院452. 存储器写周期存储器写周期济南大学控制学院462 2）I/OI/O读周期和读周期和I/OI/O写周期写周期济南大学控制学院473. I/O读周期读周期济南大学控制学院484. I/O写周期写周期济南大学控制学院54济南大学控制学院55济南大学控制学院76RQ/GT0RQ/GT1 TEST NMI INTA S0 S1 S2 READYREADYRESETMN / MX控制总线控制总线地址总线地址总线A19 A0数据总线数据总线D15D0 BHE A19A16 AD15 A

11、D 0 DT / R DEN8086CPUSTB 8282OETOE82868284A系统总线系统总线S0 CLKS1 MROC S2 MWTCDEN IORCDT/R IOWCALE INTA8288BHECLKPC总线：将总线：将CPU、8288锁存器、锁存器、8286收收发器、发器、8288总线控制总线控制器、器、8259中断控制器中断控制器、8237DMA控制器及控制器及其他逻辑驱动电路整其他逻辑驱动电路整合在一起合在一起济南大学控制学院79 EISA总线总线 针对针对 386、486Extended ISA扩展工业标准体系结构扩展工业标准体系结构总线时钟频率总线时钟频率8.33MHz，总线宽度，总线宽度32位，寻址能力位，寻址能力4GB，支持突发传送支持突发传送带宽约带宽约33MBps。PCI 1.0版版总线时钟频率总线时钟频率33.3MHz，总线宽度，总线宽度32位，寻址能力位，寻址能力4GB，支持突发传送支持突发传送带宽约带宽约132MBpsPCI 2.0版版总线时钟频率总线时钟频率33.3MHz，总线宽度，总线宽度64位，寻址能力位，寻址能力4GB，支持突发传送支持突发传送带宽约带宽约264MBps济南大学控制学院82 AGP总线总线AGP（Accelerated Graphics Port）即高速图形接口。）即高速图形接口。 专用于连接主板上的控制芯片和专