基本逻辑器件.

1、（9-1）第第9 9章章门电路和组合逻辑电路门电路和组合逻辑电路 （9-2） 9.1 9.1 晶体管晶体管的开关作用的开关作用9.1.19.1.1三极管的三种工作状态三极管的三种工作状态 （1 1）截止状态：）截止状态：当当U Ui i小于三极管发射结死区电压时，小于三极管发射结死区电压时，I IB BI ICBOCBO00， I IC CI ICEOCEO00，U UCECEV VCCCC，三极管工作在截止区，对应图中的，三极管工作在截止区，对应图中的A A点。点。 三极管工作在截止状态的条件为：发射结反偏或小于死区电压三极管工作在截止状态的条件为：发射结反偏或小于死区电压VCiCSB1I0

2、.7VB5C/RCIB2BIB3D=0IIBI=IBSCCEVCEAvICCB4+V+T123BiRebiUCCRiCbCcCEU（9-3） 此时，若调节此时，若调节R Rb b，则，则I IB B，I IC C，U UCECE，工作点沿着负载线由，工作点沿着负载线由A A点点BB点点CC点点DD点向上移动。在此期间，三极管工作在放大区，点向上移动。在此期间，三极管工作在放大区，其特点其特点为为I IC CIIB B。 三极管三极管工作在放大状态的条件为：工作在放大状态的条件为：发射结正偏，集电结反偏发射结正偏，集电结反偏 （2 2）放大状态：）放大状态：当当U Ui i为正值且大于死区电压时

3、，为正值且大于死区电压时，三极管三极管导通。有导通。有 bibBEiBRURUUIVCiCSB1I0.7VB5C/RCIB2BIB3D=0IIBI=IBSCCEVCEAvICCB4+V+T123BiRebiUCCRiCbCcCEU（9-4） 再减小再减小R Rb b，I IB B会继续增加，但会继续增加，但I IC C不会再增加，不会再增加，三极管三极管进入饱和状态。进入饱和状态。饱和时的饱和时的U UCECE电压称为饱和压降电压称为饱和压降U UCESCES，其典型值为：，其典型值为：U UCESCES0.30.3V V。 三极管三极管工作在饱和状态的电流条件为：工作在饱和状态的电流条件为：

4、I IB B I IBS BS 电压条件为：电压条件为：集电结和发射结均正偏集电结和发射结均正偏 （3 3）饱和状态：）饱和状态：U Ui i不变，继续减小不变，继续减小R Rb b，当，当U UCECE 0.70.7V V时，集电结变为时，集电结变为零偏，称为零偏，称为临界饱和状态临界饱和状态，对应，对应E E点。此时的集电极电流用点。此时的集电极电流用I ICSCS表示表示，基极，基极电流用电流用I IBSBS表示表示，有，有: :CCCC0.7V-RVRVICCCSCCCCSBSRVIIVCiCSB1I0.7VB5C/RCIB2BIB3D=0IIBI=IBSCCEVCEAvICCB4+V

5、+T123BiRebiUCCRiCbCcCEU（9-5）R1R2AF+VccuAtuFt+Vcc0.3V9.1.2 波形变换波形变换（9-6）门电路是用以实现逻辑关系的电子电门电路是用以实现逻辑关系的电子电路，与我们所讲过的基本逻辑关系相对应，路，与我们所讲过的基本逻辑关系相对应，门电路主要有：门电路主要有：与门与门、或门或门、与非门与非门、或或非门非门、异或门异或门等。等。在数字电路中，一般用高电平代表在数字电路中，一般用高电平代表1、低点平代表低点平代表0，即所谓的，即所谓的正逻辑系统正逻辑系统。9.2 9.2 分立元件门电路分立元件门电路 9.2.1 9.2.1 门电路的基本概念门电路的

6、基本概念（9-7）9.2.2 “9.2.2 “与与”逻辑逻辑A、B、C条件都具备时，事件条件都具备时，事件F才发生。才发生。EFABC&ABCF逻辑符号逻辑符号（9-8）F=ABC逻辑式逻辑式逻辑乘法逻辑乘法逻辑与逻辑与AFBC00001000010011000010101001101111真值表真值表（9-9）二极管与门二极管与门FD1D2AB+12VuA uB uF 0V 0V 0.3V 0V 3V 0.3V 3V 0V 0.3V 3V 3V 3.3V 设二极管的饱和压降设二极管的饱和压降为为0.3伏。伏。0101BFA0011输输 入入0001输出输出 真值表真值表（9-10）9.2.3

7、“9.2.3“或或”逻辑逻辑A、B、C只有一个条件具备时，事件只有一个条件具备时，事件F就就发生。发生。 1ABCF逻辑符号逻辑符号AEFBC（9-11）F=A+B+C逻辑式逻辑式逻辑加法逻辑加法逻辑或逻辑或AFBC00001001010111010011101101111111真值表真值表（9-12）二极管或门二极管或门uA uB uF 0V 0V -0.3V 0V 3V 2.7V 3V 0V 2.7V 3V 3V 2.7V FD1D2AB-12V0101BFA0011输输 入入0111输出输出 真值表真值表（9-13）9.2.4 “9.2.4 “非非”逻辑逻辑A条件具备时条件具备时 ，事件

8、，事件F不发生；不发生；A不具备不具备时，事件时，事件F发生。发生。逻辑符号逻辑符号AEFRAF1 1（9-14）逻辑式逻辑式逻辑非逻辑非逻辑反逻辑反真值表真值表AF AF0110（9-15）R1DR2AF+12V +3V三极管非门三极管非门uA uF 3V 0.3 0V 3.3 嵌位二极管嵌位二极管（三极管的饱和压降（三极管的饱和压降假设为假设为0.3V）FA01输输 入入10输输 出出真值表真值表（9-16）R1DR2F+12V +3V三极管非门三极管非门D1D2AB+12V二极管与门二极管与门与非门与非门（9-17）几种常用的逻辑关系逻辑几种常用的逻辑关系逻辑“与与”、“或或”、“非非”

9、是三种基本的是三种基本的逻辑关系，任何其它的逻辑关系都可以逻辑关系，任何其它的逻辑关系都可以以它们为基础表示。以它们为基础表示。CBAF与非：与非：条件条件A、B、C都具都具备，则备，则F 不发不发生。生。&ABCF（9-18）CBAF或非：或非：条件条件A、B、C任一任一具备，则具备，则F不不 发生。发生。ABC 1FBABABAF异或：异或：条件条件A、B有一个具有一个具备，另一个不备，另一个不具备则具备则F 发生。发生。ABC=1F（9-19）1. 体积大、工作不可靠。体积大、工作不可靠。2. 需要不同电源。需要不同电源。3. 各种门的输入、输出电平不匹配。各种门的输入、输出电平不匹配。

10、分立元件门电路的缺点分立元件门电路的缺点（9-20）与分立元件电路相比，集成电路具有体与分立元件电路相比，集成电路具有体积小、可靠性高、速度快的特点，而且输入、积小、可靠性高、速度快的特点，而且输入、输出电平匹配，所以早已广泛采用。根据电输出电平匹配，所以早已广泛采用。根据电路内部的结构，可分为路内部的结构，可分为DTL、TTL、HTL、MOS管管集成门电路等。集成门电路等。9.3.1 TTL9.3.1 TTL门电路门电路9.3 TTL9.3 TTL门电路门电路（9-21）+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCCBAF 9.3.2 TTL9.3.2 TTL与非门的基

11、本原理与非门的基本原理（9-22）C+VBANNNNPPPPCCR1+V131T1CRBACCT T1 1的内部结构的内部结构（9-23）1. 任一输入为低电平（任一输入为低电平（0.3V）时）时“0”1V不足以让不足以让T2、T5导通导通三个三个PN结结导通需导通需2.1V+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC （9-24）+5VFR4R2R13kR5T3T4T1b1c1ABC1. 任一输入为低电平（任一输入为低电平（0.3V）时）时“0”1Vuouo=5-uR2-ube3-ube4 3.6V高电平！高电平！ （9-25）2. 输入全为高电平（输入全为高电平（3.

12、6V）时）时“1”全导通全导通电位被嵌电位被嵌在在2.1V全反偏全反偏 1V截止截止+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABC （9-26）2. 输入全为高电平（输入全为高电平（3.6V）时）时+5VFR2R13kT2R3T1T5b1c1ABC全反偏全反偏“1”饱和饱和uF=0.3VABCF （9-27）9.3.3 TTL9.3.3 TTL与非门芯片与非门芯片 CT74LS00CT74LS00是一种典型的是一种典型的TTLTTL与非门器件，内部含有与非门器件，内部含有4 4个个2 2输输入端与非门，共有入端与非门，共有1414个引脚。个引脚。（9-28）u0(V)ui(

13、V)123UOH(3.6V)UOL(0.3V)传输特性曲线传输特性曲线u0(V)ui(V)123UOH“1”UOL(0.3V)阈值阈值UT=1.4V理想的传输特性理想的传输特性输出高电平输出高电平输出低电平输出低电平9.3.49.3.4电压传输特性电压传输特性（9-29）1. 输出高电平输出高电平UOH、输出低电平、输出低电平UOL UOH 2.4V UOL 0.4V 便认为合格。便认为合格。 典型值典型值UOH=3.4V UOL 0.3V 。 2. 阈值电压阈值电压UTuiUT时，认为时，认为ui是高电平。是高电平。UT=1.4V9.3.5 9.3.5 主要参数主要参数（9-30）3 3噪声

14、容限电压噪声容限电压TTLTTL门电路的输出高低电平不是一个值，而是一个范围。门电路的输出高低电平不是一个值，而是一个范围。同样，它的输入高低电平也有一个范围，即它的同样，它的输入高低电平也有一个范围，即它的输入信号允许一定的容差，称为输入信号允许一定的容差，称为噪声容限噪声容限。噪声容限电压衡量抗干扰能力噪声容限电压衡量抗干扰能力（9-31）0.3V+V13b1B1TR1iCC4K1VILI4.4.输入低电平电流输入低电平电流I IILIL与输入高电平电流与输入高电平电流I IIHIH（1 1）输入低电平电流）输入低电平电流I IILIL是指当门电是指当门电路的输入端接低电平时，从门电路输入

15、端路的输入端接低电平时，从门电路输入端流出的电流。流出的电流。（9-32）3.6V+V13b1IB1IHTR1iCC4KA2.1V1.4V（2 2）输入高电平电流）输入高电平电流I IIHIH是指当门电路是指当门电路的输入端接高电平时，流入输入端的电流的输入端接高电平时，流入输入端的电流( (很小很小) )。 （9-33）5. 扇出系数扇出系数 与门电路输出驱动同类门的个数与门电路输出驱动同类门的个数+5VR4R2R5T3T4T1前级前级T1T1IiH1IiH3IiH2IOH前级输出为前级输出为 高电平时高电平时 （9-34）+5VR2R13kT2R3T1T5b1c1前级前级IOLIiL1Ii

16、L2IiL3前级输出为前级输出为 低电平时低电平时 （9-35）输出低电平时，流入前级的电流（灌电流）：输出低电平时，流入前级的电流（灌电流）：21iLiLOLIII输出高电平时，前级流出的电流（拉电流）：输出高电平时，前级流出的电流（拉电流）：21iHiHOHIII一般与非门的扇出系数为一般与非门的扇出系数为10。 由于由于IOL、IOH的限制，每个门电路输出端所的限制，每个门电路输出端所带门电路的个数，称为扇出系数。带门电路的个数，称为扇出系数。（9-36）6. 平均传输延迟时间平均传输延迟时间tuiotuoo50%50%tpd1tpd2平均传输延迟时间平均传输延迟时间)(2121pdpd

17、pdttt越小越好越小越好（9-37）1. 悬空的输入端相当于接高电平。悬空的输入端相当于接高电平。2. 为了防止干扰，可将悬空的输入为了防止干扰，可将悬空的输入端接高电平。端接高电平。说明说明（9-38）1 NMOS1 NMOS门电路门电路0UDSID负载线负载线ui=“1”ui=“0”uo=“0”uo=“1”uiuoUCCRDS2 2 MOS MOS门电路门电路1.NMOS反相器反相器（9-39）AT2+UDDYT1（1 1）当输入）当输入A A为高电平为高电平时，时，T T1 1导通，导通，T T2 2也导通。因为也导通。因为g gm m1 1g gm m2 2，所以两管的，所以两管的导

18、通电阻导通电阻R RDS1DS1R RDS2DS2，输出为输出为低电平。低电平。 2. NMOS非门非门T T1 1为驱动管，为驱动管，T T2 2为负为负载管载管, ,g gm1m1g gm2m2 （2 2）当输入）当输入A A为低电平为低电平0 0V V时，时，T1T1截止，截止，T2T2导通导通 ，即输出为高电平。即输出为高电平。（9-40）3. NMOS与非门与非门AT3+UDDYT1T2B BT T1 ,1 ,T T2 2为驱动管，为驱动管，T T3 3为负为负载管载管, ,g gm1, m1, g gm2m2 g gm3m3 （1 1）当输入）当输入A,BA,B为高电平为高电平时，

19、时，T T1 ,1 ,T T2 2导通，输出为导通，输出为低电平。低电平。 （2 2）当输入）当输入A A或或B B为低电平为低电平时时, ,输出为高电平。输出为高电平。（9-41）2 CMOS2 CMOS门电路门电路NMOS管管PMOS管管CMOS电路电路1. CMOS非门非门+UCCST2DT1AFGGSDT T1 1为驱动管，为驱动管，T T2 2为负为负载管载管, ,g gm1m1g gm2m2 （9-42）ui=0截止截止ugs2= UCC导通导通u=“”工作原理：工作原理：+UCCST2DT1AFGGSD（9-43）ui=导通导通截止截止u=“”工作原理：工作原理：+UCCST2D

20、T1AFGGSD（9-44）2. CMOS与非门与非门AT3+UDDYT1T2B BT4T T1 ,1 ,T T2 2为驱动管，为驱动管，T T3, 3, T T4 4为负载管为负载管, ,g gm1 , m1 , g gm2m2 g gm3m3, ,g gm4m4（1 1）当输入）当输入A,BA,B为高电平为高电平时，时，T T1 ,1 ,T T2 2导通，导通， T T3 ,3 ,T T4 4截止截止, ,输出为输出为低电平。低电平。 （2 2）当输入）当输入A A或或B B为低电平为低电平时时, , 驱动管驱动管截止，负载管截止，负载管导通导通, ,输出为高电平。输出为高电平。（9-45

21、）3. CMOS或非门或非门AT3+UDDYT1T2B BT4T T1 ,1 ,T T2 2为驱动管，为驱动管，T T3, 3, T T4 4为负载管为负载管, ,g gm1 , m1 , g gm2m2 g gm3m3, ,g gm4m4（1 1）当输入有高电平）当输入有高电平时，时，输出为低输出为低电平。电平。 （2 2）当输入）当输入A A和和B B为低电平为低电平时时, ,输出为高电平。输出为高电平。（9-46）4. CMOS传输门传输门(模拟开关模拟开关)uOuICT1T2V VDDDDC（1 1）当）当C C接高电平接高电平V VDDDD， 接低电平接低电平0 0V V时，若时，若

22、u uI I在在0 0V V-V VDDDD的范的范围变化，至少有一管导通，相当于一闭合开关，将输入传围变化，至少有一管导通，相当于一闭合开关，将输入传到输出，即到输出，即u uO O= =u uI I。C（2 2）当当C C接低电平接低电平0 0V V， 接高电平接高电平V VDDDD，u uI I在在0 0V V-V VDDDD的范围变化的范围变化时，时，T T1 1和和T T2 2都截止，输出呈高阻状态，都截止，输出呈高阻状态，相当于开关断开相当于开关断开。CCTGuIuOC输入源极输入源极输出漏极输出漏极（9-47）3 CMOS3 CMOS电路电路的优点的优点1. 静态功耗小。静态功耗

23、小。2. 允许电源电压范围宽（允许电源电压范围宽（3 18V）。）。3. 扇出系数大，抗噪容限大。扇出系数大，抗噪容限大。（9-48）1.由给定的逻辑图写出逻辑关系表达式。由给定的逻辑图写出逻辑关系表达式。分析步骤：分析步骤：2.用逻辑代数或卡诺图对逻辑表达式进行用逻辑代数或卡诺图对逻辑表达式进行化简。化简。3.列出输入输出状态表并得出结论。列出输入输出状态表并得出结论。电路电路 结构结构输入输出之间输入输出之间的逻辑关系的逻辑关系9.4 9.4 组合逻辑电路的分析和综合组合逻辑电路的分析和综合1 1 组合逻辑电路的分析组合逻辑电路的分析（9-49）例：分析下图的逻辑功能例：分析下图的逻辑功能

24、 &ABFBAABABBABBAABAFBBAABABBAABA）（）（BABA（9-50）A B F 0 0 0 0 1 1 1 0 1 1 1 0 真值表真值表相同为相同为“0”不同为不同为“1”异或门异或门=1BAF（9-51）例：分析下图的逻辑功能例：分析下图的逻辑功能 &ABFABABBABABABABAFBABABABA（9-52）A B F 0 0 1 0 1 0 1 0 0 1 1 1 真值表真值表相同为相同为“1”不同为不同为“0”同或门同或门=1BAF（9-53）任务任务要求要求最简单的最简单的逻辑电路逻辑电路1.指定实际问题的逻辑含义，列出真值指定实际问题的逻辑含义，列出

25、真值表，进而写出逻辑表达式。表，进而写出逻辑表达式。2.用逻辑代数或卡诺图对逻辑表达式进行用逻辑代数或卡诺图对逻辑表达式进行化简。化简。3.列出输入输出状态表并画出逻辑电路图。列出输入输出状态表并画出逻辑电路图。分析步骤：分析步骤：2 2 组合逻辑电路的综合组合逻辑电路的综合（9-54）例：设计三人表决电路（例：设计三人表决电路（A、B、C）。每人）。每人一个按键，如果同意则按下，不同意则不按。一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，结果用指示灯表示，多数同意时指示灯亮，否则不亮。否则不亮。1.首先指明逻辑符号取首先指明逻辑符号取“0”、“1”的含义的含义

26、。三。三个按键个按键A、B、C按下时为按下时为“1”，不按时为，不按时为“0”。输出量为输出量为 F，多数赞成时是，多数赞成时是“1”，否则是，否则是“0”。2.根据题意列出逻辑状态表根据题意列出逻辑状态表。（9-55）逻辑状态表逻辑状态表3.列逻辑表达式并化简列逻辑表达式并化简CABCABF（9-56）4.根据逻辑表达式画出逻辑图。根据逻辑表达式画出逻辑图。CABCABF& 1&AB BCF（9-57）CABCABCABCAB&ABCFCABCABF若用与非门实现若用与非门实现（9-58）9.5 9.5 加法器加法器1 1 0 11 0 0 1+举例：举例：A=1101, B=1001, 计

27、算计算A+B011010011（9-59）加法运算的基本规则加法运算的基本规则：（1）逢二进一。）逢二进一。（2）最低位是两个数最低位的相加，不需）最低位是两个数最低位的相加，不需考虑进位。考虑进位。（3）其余各位都是三个数相加，包括加数、）其余各位都是三个数相加，包括加数、被加数和低位来的进位。被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、）任何位相加都产生两个结果：本位和、向高位的进位。向高位的进位。（9-60）（1）半加器）半加器半加运算不考虑从低位来的进位半加运算不考虑从低位来的进位A-加数；加数；B-被加数；被加数；S-本位和；本位和；C-进位。进位。A B C S

28、0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表（9-61）A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 真值表真值表BABABASABC （9-62）逻辑图逻辑图逻辑符号逻辑符号=1&ABSC ABSCCO（9-63）（2）全加器）全加器an-加数；加数；bn-被加数；被加数；cn-1-低位的进低位的进位；位；sn-本位和；本位和；cn-进位。进位。 相加过程中，既考虑加数、被加数又考相加过程中，既考虑加数、被加数又考虑低位的进位。虑低位的进位。（9-64）an bn cn-1 sn cn 0 0 0 0 0 0 0 1 1 0

29、0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 11nnnnnncbabacbabasnnnnn)()(nnnnnnnbacbabacn1)(（9-65）nnnnnnnbacbabacn1)(nnbabasnnnnba nnbabasnn11nnc scssnnnnnbascc1半加和：半加和：所以：所以：1nnnnnn)cbaba(c )bab(asnn1nnn（9-66）逻辑图逻辑图半加器半加器半加器半加器 1anbnCn-1sncnScn-1COABiii-1CCiSiCI逻辑符号逻辑符号（9-67）多位数加法器多位

30、数加法器4 4位串行进位加法器位串行进位加法器iBCi-1iASiiCBC-10A00SBii-1CAiiSiC101ACB1SBii-1CAiiSiC212ACB2SBii-1CAiiSiC323ACB3SC3（9-68）9.6 9.6 编码器编码器所谓所谓编码编码就是赋予选定的一系列二进制代就是赋予选定的一系列二进制代码以固定的含义。码以固定的含义。n个二进制代码（个二进制代码（n位二进制数）有位二进制数）有2n种不种不同的组合，可以表示同的组合，可以表示2n个信号。个信号。18.3.1 18.3.1 二进制编码器二进制编码器将一系列信号状态编制成二进制代码。将一系列信号状态编制成二进制代

31、码。（9-69）例：用与非门组成例：用与非门组成三位二进制编码器三位二进制编码器- 八线八线 - 三线编码器三线编码器设八个输入端为设八个输入端为I1 I8，八种状态，与之对，八种状态，与之对应的输出设为应的输出设为F1、F2、F3，共三位二进制数。，共三位二进制数。设计编码器的过程与设计一般的组合逻辑设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图辑表达式并进行化简，最后画出逻辑图。（9-70）I1 I2 I3 I4 I5 I6 I7 I8 F3 F2 F1 0 1 1 1 1 1 1 1 0

32、0 0 1 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 1 1 真值表真值表86421IIIIF8642IIII87432IIIIF 87653IIIIF （9-71）I1I2I3I4I5I6I7I8&F3F2F18-3编码器编码器逻辑图逻辑图（9-72）2 2 二二-十进制编码器十进制编码器将十个状态（对应于十进制的十个代码）将十个状态（对应于

33、十进制的十个代码）编制成编制成BCD码。码。十个输入十个输入需要几位输出？需要几位输出？四位四位输入：输入：I0 I9。输出：输出：F3 F0列出状态表如下：列出状态表如下：（9-73）输入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0 I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 状态表状态表（9-74）输入 F3 F2 F1 F0 I0 0 0 0 0 I1 0 0 0 1 I2 0 0 1 0 I3 0 0 1 1 I4 0 1 0 0

34、I5 0 1 0 1 I6 0 1 1 0 I7 0 1 1 1 I8 1 0 0 0 I9 1 0 0 1 98983IIIIF76542IIIIF 76321IIIIF 975310IIIIIF 逻辑图略逻辑图略（9-75）输输 入入输输 出出 I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A0 0 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 10 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 3 3 优先编码器优先编码器允许同时输入两个以上信号，并按优先级输出允许同时输入两个以上信号，并按优先级输出（9-76）9.7