第7章组合逻辑电路

1、第七章第七章组合逻辑电路组合逻辑电路组合电路组合电路：输出仅由输入决定，与电路当前状态无：输出仅由输入决定，与电路当前状态无关；电路结构中关；电路结构中无无反馈环路（无记忆）反馈环路（无记忆）组合逻辑电路I0I1In-1Y0Y1Ym-1输入输出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfYABCY&逻辑图逻辑图逻辑表达式逻辑表达式 1 1 最简与或最简与或表达式表达式化简化简 2 ABY 1BCY 2CAY 31Y2Y3YY 2 YABBCCA从输入到输出从输入到输出逐级写出逐级写出ACBCABYYYY 321德德.摩根定理摩根定理最简与或最简与或表

2、达式表达式 3 真值表真值表 YAB BC CA 3 4 电路的逻电路的逻辑功能辑功能当输入当输入A、B、C中有中有2个或个或3个为个为1时，输出时，输出Y为为1，否则输，否则输出出Y为为0。所以。所以这个电路实际这个电路实际上是一种上是一种3人表人表决用的组合电决用的组合电路：只要有路：只要有2票票或或3票同意，表票同意，表决就通过。决就通过。 4 Y31111ABCYY1Y21逻辑图逻辑图BBACBABYYYYBYXYBAYCBAY213321逻辑表达式逻辑表达式BABBABBACBAY最简与或最简与或表达式表达式真值表真值表ABCY&用与非门实现用与非门实现电路的输出电路的输出Y只与输入

3、只与输入A、B有关，有关，而与输入而与输入C无关。无关。Y和和A、B的逻辑关系的逻辑关系为：为：A、B中只要一个为中只要一个为0，Y=1；A、B全为全为1时，时，Y=0。所以。所以Y和和A、B的逻的逻辑关系为与非运算的关系。辑关系为与非运算的关系。电路的逻辑功能电路的逻辑功能ABBAY 对于比较复杂的组合逻辑电路，为了分析方便对于比较复杂的组合逻辑电路，为了分析方便期间，可以设一些中间变量，采用从输出开始的方期间，可以设一些中间变量，采用从输出开始的方法，向前（即向输入端）逐级写出电路的逻辑表达法，向前（即向输入端）逐级写出电路的逻辑表达式，然后再按前述方法进行分析。式，然后再按前述方法进行分

4、析。即：即：简单电路由输入向输出逐级进行；简单电路由输入向输出逐级进行；复杂电路增设中间变量，由输出向输入逐级进行。复杂电路增设中间变量，由输出向输入逐级进行。设计步骤：设计步骤：（1）进行逻辑抽象）进行逻辑抽象确定输入、输出信号之间的因果关系，设定变量，并进行状态赋值。确定输入、输出信号之间的因果关系，设定变量，并进行状态赋值。（2）列真值表）列真值表把变量的各种取值和相应的函数值，以表格形式一一列出，而变量取值把变量的各种取值和相应的函数值，以表格形式一一列出，而变量取值顺序则常按二进制数递增排列，也可按循环码排列。顺序则常按二进制数递增排列，也可按循环码排列。（3）进行化简）进行化简输入

5、变量比较少时，可以用卡诺图化简；输入变量比较多用卡诺图化简输入变量比较少时，可以用卡诺图化简；输入变量比较多用卡诺图化简不方便时，可以用公式法化简。不方便时，可以用公式法化简。（4）画逻辑图）画逻辑图变换最简与或表达式成所需的表达式，根据最简式画出逻辑图。变换最简与或表达式成所需的表达式，根据最简式画出逻辑图。真值表真值表电路功电路功能描述能描述：设计一个楼上、楼下开关的控制逻辑电路设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，

6、用楼上开关打开电灯，下楼后，或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。用楼下开关关灭电灯。设楼上开关为设楼上开关为A，楼下开关为，楼下开关为B，灯泡为，灯泡为Y。并。并设设A、B闭合时为闭合时为1，断开时为，断开时为0；灯亮时；灯亮时Y为为1，灯灭时灯灭时Y为为0。根据逻辑要求列出真值表。根据逻辑要求列出真值表。 A B Y 0 0 0 1 1 0 1 1 0 1 1 0 1 穷举法穷举法 1 2 逻辑表达式逻辑表达式或卡诺图或卡诺图最简与或最简与或表达式表达式化简化简 3 2 BABAY已为最简与或表达式已为最简与或表达式 4 逻辑变换逻辑变换 5 逻辑电路图逻辑电路图A

7、BY&ABY=1用与非用与非门实现门实现BABAYBAY用异或用异或门实现门实现真值表真值表电路功电路功能描述能描述：用与非门设计一个举重裁判表决电路。设举重用与非门设计一个举重裁判表决电路。设举重比赛有比赛有3个裁判，一个主裁判和两个副裁判。杠铃完个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量设主裁判为变量A，副裁判分别为，副裁判

8、分别为B和和C；表；表示成功与否的灯为示成功与否的灯为Y，根据逻辑要求列出真值表。，根据逻辑要求列出真值表。 1 穷举法穷举法 1 A B C Y A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 2 ABCCABCBAmmmY765 2 逻辑逻辑表达式表达式 ABC0001111001ABACY& 3 卡诺图卡诺图最简与或最简与或表达式表达式化简化简 4 5 逻辑变换逻辑变换 6 逻辑电路图逻辑电路图 3 化简化简 4 111Y= AB +AC 5 ACABY 6 v 组合电路的组合电路的特点特点：

9、在任何时刻的输出只取决于当时的输入在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。信号，而与电路原来所处的状态无关。实现组合电路的基实现组合电路的基础是逻辑代数和门电路。础是逻辑代数和门电路。v 组合电路的逻辑功能可用组合电路的逻辑功能可用逻辑图逻辑图、真值表真值表、逻辑表达式逻辑表达式、卡诺图卡诺图和和波形图波形图等等5种方法来描述，它们在本质上是相通种方法来描述，它们在本质上是相通的，可以互相转换。的，可以互相转换。v 组合电路的分析步骤：组合电路的分析步骤：逻辑图逻辑图写出逻辑表达式写出逻辑表达式逻辑表逻辑表达式化简达式化简列出真值表列出真值表逻辑功能描述。逻辑功能描

10、述。v 组合电路的设计步骤：组合电路的设计步骤：列出真值表列出真值表写出逻辑表达式或画写出逻辑表达式或画出卡诺图出卡诺图逻辑表达式化简和变换逻辑表达式化简和变换画出逻辑图。画出逻辑图。v 在许多情况下，如果用中、大规模集成电路来实现组合函在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。数，可以取得事半功倍的效果。能对两个能对两个1位二进制数进行相加而求得和及进位的逻辑电路位二进制数进行相加而求得和及进位的逻辑电路称为称为半加器半加器。 半半加加器器真真值值表表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 iiiiiiii

11、iiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图加数加数本位本位的和的和向高向高位的位的进位进位 能对两个能对两个1位二进制数进行相加并考虑低位来的进位，位二进制数进行相加并考虑低位来的进位，即相当于即相当于3个个1位二进制数相加，求得和及进位的逻辑电路称位二进制数相加，求得和及进位的逻辑电路称为为全加器全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 AiBiCi-100011110001011101

12、0 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图17421iiiiCBAmmmmS351()ii iiiii iCmmABAB CABAi、Bi：加数：加数Ci-1：低位来的进位低位来的进位Si：本位的和：本位的和Ci：向高位的进位：向高位的进位351111()()i ii i ii i iiiiiii iii iiii immABABCABCABABACAB CABB CAB=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1124711111111111()(

13、)()()i i ii i ii i ii i iii ii iii ii iiiiiiiiiiimmmmABCABCABCABCA BCBCA BCSABBCACBCA BC11ii ii ii iCABACBC1111ii i ii i ii i ii i iSABCABCABCABC Si Ci111 Ai Bi Ci-1& AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求先求Si和和Ci。为此，合并值为。为

14、此，合并值为0的最小项。的最小项。再取反，得：再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC实现多位二进制数相加的电路称为实现多位二进制数相加的电路称为加法器加法器。：把：把n位全加器串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B

15、2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度不高。：进位信号是由低位向高位逐级传递的，速度不高。 iiiBAG iiiBAP进位生成项进位生成项进位传递条件进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式11iiiiiiCPCBAS和表达式和表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPSS0S1S2S3C3C0

16、-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B1

17、2 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-11、8421 BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码码+0011=余余3码码2、二进制并行加

18、法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路执行，电路执行AB运算；运算；C0-11时，时，B 1=B，电路执行，电路执行AB =A+B运算。运算。 能对两个能对两个1位二进制数进行相加而求得和及进位的逻辑电位二进制数进行相加而求得和及进位的逻辑电路称为路称为半加器半加器。 能对两个能对两个1位二进制数进行相加并考虑低位来的进位，即位二进制数进行相加并考虑低位来的进位，即相当于相当于3个个1位二进制数的相加，求得和及进位的逻辑电路称位二进制数的相加，求得和及进位的逻辑电路称为为全加器全加器。 实现多位二进制数相加的电路称为实现多位二进制数相加的电路称为加法器加法器。按照进

19、位方。按照进位方式的不同，加法器分为式的不同，加法器分为串行进位加法器串行进位加法器和和超前进位加法器超前进位加法器两两种。串行进位加法器电路简单、但速度较慢，超前进位加法种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。器速度较快、但电路复杂。 加法器除用来实现两个二进制数相加外，还可用来设计加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。代码转换电路、二进制减法器和十进制加法器等。在计算机工作的过程中，数据经常会存取、运算和传递，这在计算机工作的过程中，数据经常会存取、运算和传递，这个过程中难免会发生错误，在数字信息码上

20、附加校验码来进个过程中难免会发生错误，在数字信息码上附加校验码来进行检测，这样可以及时发现错误加以纠正。行检测，这样可以及时发现错误加以纠正。原理：在一组二进制数码之后加一位奇偶校验码，让一组数原理：在一组二进制数码之后加一位奇偶校验码，让一组数码中码中1的个数为奇数或偶数。的个数为奇数或偶数。实现：用异或门可以完成奇偶校验的功能。实现：用异或门可以完成奇偶校验的功能。对参加校验各数码进行异或运算后，根据运算结果就可以判对参加校验各数码进行异或运算后，根据运算结果就可以判断奇偶性。断奇偶性。的个数为奇数若的个数为偶数若1110ii21AAAAAn中规模集成奇偶校验器有中规模集成奇偶校验器有CT

21、74180等，见等，见P183图图7.3.8奇偶校验器的应用奇偶校验器的应用实现编码操作的电路称为实现编码操作的电路称为编码器编码器。（1）3位二进制编码器位二进制编码器输输入入8个互斥的信号输个互斥的信号输出出3位二进制代码位二进制代码真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门构成(b) 由与非门构成111&逻辑表达式逻辑表达式逻辑图逻辑图（2）3位二进制优先编码器位二进制优先编码器在优先编码器

22、中优先级别高的信号排斥级别低的，即具有单在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。方面排斥的特性。设设I7的优先级别最高，的优先级别最高，I6次之，依此类推，次之，依此类推，I0最低。最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑表达式逻辑表达式逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I0

23、8线线|3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。出端和输入端都加上反相器就可以了。（3）集成）集成3位二进制优先编码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13

24、12 11 10(a) 引脚排列图(b) 逻辑功能示意图集成集成3位二进制优先编码器位二进制优先编码器74LS148ST为使能输入端，低电平有效。为使能输入端，低电平有效。YS为使能输出端，通常接至为使能输出端，通常接至低位芯片的端。低位芯片的端。YS和和ST配合可以实现多级编码器之间的优先配合可以实现多级编码器之间的优先级别的控制。级别的控制。YEX为扩展输出端，是控制标志。为扩展输出端，是控制标志。 YEX 0表示表示是编码输出；是编码输出； YEX 1表示不是编码输出。表示不是编码输出。集成集成3位二进制优先编码器位二进制优先编码器74LS148的真值表的真值表输输入入：逻辑：逻辑0(0

25、(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效低电平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3位二进制优先编码器位二进制优先编码器74LS148的级联的级联16线线4线优先编码器线优先编码器（1）8421 BCD码编码器码编码器输输入入10个互斥的数码个互斥的数码输输出出4位二进制

26、代码位二进制代码真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑表达式逻辑表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或门构成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图（2）8421 BCD码优先编码器码优先编码器真值表真值表逻辑表达式逻辑表达式1246834685687891234567893456789567897899024589345896897892345678934

27、56789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1逻辑图逻辑图 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9

28、Y0I4 I5 I6 I7 I8 Y2 Y1 GND（3）集成）集成10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效输入端和输出端都是低电平有效1、常用的二十进制编码、常用的二十进制编码 8421码码 余余3码码 2421码码 5211码码 余余3循环码循环码 右移循环码右移循环码2、循环码、循环码3、ISO编码编码4、ANSCII码码把代码状态的特定含义翻译出来的过程称为译码，实现译码把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为操作的电路称为译码器译码器。设二进制译码器的输入端为设二进制译码器的输入端为n个，则输出端为个，则输出端为2n个，且对应于个，且

29、对应于输入代码的每一种状态，输入代码的每一种状态，2n个输出中只有一个为个输出中只有一个为1（或为（或为0），），其余全为其余全为0（或为（或为1）。）。二进制译码器可以译出输入变量的全部状态，故又称为变量二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。译码器。译码器就是把一种代码转换为另一种代码的电路。译码器就是把一种代码转换为另一种代码的电路。（1）3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAA

30、YAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列3线线8线译码器线译码器（2）集成二进制译码器）集成二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB

31、 STC STA(a) 引脚排列图(b) 逻辑功能示意图A2、A1、A0为二进制译码输入端，为二进制译码输入端， 为译码输出端（低电为译码输出端（低电平有效），平有效），G1、 、为选通控制端。当、为选通控制端。当G11、 时，译码器处于工作状态；当时，译码器处于工作状态；当G10、时，译码、时，译码器处于禁止状态。器处于禁止状态。07YYAG2BG2022BAGG122BAGG真值表真值表输输入入：自然二进制码：自然二进制码输输出出：低电平有效：低电平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能译码输出 A0

32、A1A2 A3 “1”译码输入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7（3）74LS138的级联的级联二二十进制译码器的输入是十进制数的十进制译码器的输入是十进制数的4位二进位二进制编码（制编码（BCD码），分别用码），分别用A3、A2、A1、A0表示；表示；输出的是与输出的是与10个十进制数字相对应的个十进制数字相对应的10个信号，用个信号，用Y9Y0表示。由于二表示。由于二十进制译码器有十进制译码器有4根输入线，根输入线，10根输出线，所以又称为

33、根输出线，所以又称为4线线10线译码器线译码器。（1）8421 BCD码译码器码译码器 把二把二十进制代码翻译成十进制代码翻译成10个十进制数字信号的个十进制数字信号的电路，称为电路，称为二二十进制译码器十进制译码器。真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&逻辑表达式逻辑表达式-完全编码方案完全编码方案逻逻辑辑图图 A0

34、 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&将与门换成与非门，则输出为反变量，即为低电平将与门换成与非门，则输出为反变量，即为低电平有效。有效。（2）集成）集成8421 BCD码译码器码译码器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1

35、A2 A3(a) 引脚排列图(b) 逻辑功能示意图用来驱动各种显示器件，从而将用二进制代码表示的数用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为路，称为显示译码器显示译码器。 a b c d e f g h a b c d a f b e f g h g e c d (a) 外形图 (b) 共阴极 (c) 共阳极 +VCC a b c d e f g h b=c=f=g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极真值表仅适用于共阴极真值表仅适用于共阴极

36、LED真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡诺图的卡诺图 A3A2A1A000011110001110110111111010b的卡诺图的卡诺图 A3A2A1A000011110001110111111111001c的卡诺图的卡诺图01012AAAAAb012AAAc A3A2A1A000011110001010101011101011d的卡诺图的卡诺图 A3A2A1A000011110001010100011001011e的卡诺图的卡诺图012120102AAAAAAAAAd0102AAAAe A3A2A1A00

37、0011110001110101111001001f的卡诺图的卡诺图 A3A2A1A000011110000110101111101011g的卡诺图的卡诺图0212013AAAAAAAf1212013AAAAAAAg逻辑表达式逻辑表达式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa逻辑图逻辑图a b c d e f g A3 A2 A1 A01111& 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a

38、b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引脚排列图引脚排列图功功能能表表 用二进制代码表示特定对象的过程称为编码；用二进制代码表示特定对象的过程称为编码；实现编码实现编码操作的电路称为编码器操作的电路称为编码器。 编码器分二进制编码器和十进制编码器，各种编码器的编码器分二进制编码器和十进制编码器，各种编码器的工作原理类似，设计方法也相同。集成二进制编码器和集成工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。十进制编码器均采用优先编码方案。 译码器分二进制译码器、十进制译码器及字符显示译码译码器分二进制译码器、十进制译码器及字符

39、显示译码器，各种译码器的工作原理类似，设计方法基本相同。器，各种译码器的工作原理类似，设计方法基本相同。 二进制译码器能产生输入变量的全部最小项，而任一组二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用译码器加上或门即可实现任何组合逻辑函数。此外，用4线线16线译码器还可实现线译码器还可实现BCD码到十进制码的变换。码到十进制码的变换。30013012011010iiimDAADAADAADAADY真值表真值表逻辑表达式逻辑表达式地地址址变变量

40、量输输入入数数据据由地址码决定从由地址码决定从路输入中选择路输入中选择哪路输出。哪路输出。逻辑图逻辑图1111D0 D1 D2 D3A1A0&1Y 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选中，处时芯片被选中，处于工作状态；于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。集成集成8选选1数据选择器数据选择器74

41、LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 时S 1时 ， 选 择 器 被 禁 止 ， 无 论 地 址 码 是 什 么 ， Y总 是 等 于074LS151的真值表的真值表 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3

42、A2A1A0S2S1Y2Y1YY2Y1数据选择器的扩展数据选择器的扩展由地址码决由地址码决定将输入数定将输入数据送给哪据送给哪路输出。路输出。真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据据013012011010 ADAYADAYAADYAADY逻辑图逻辑图11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY把二进制译码器的使能端作为数据输入端，二进制代码输入把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。分配器。由

43、由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1 G2B G1 G2A 数据输出 1 Y0 Y1 Y2 STC 74LS138 Y3 Y4 STA Y5 STB Y6 Y7 A2 A1 A0 D G2A=0地址输入端地址输入端G2BG1G2A数据发送端数据接收端选择控制端数据输入数据输出1SD0D1D2D3 73LS151 YD4D5D6 END7 A2 A1 A0 Y0 Y1 Y2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和

44、数据选择器一起构成数据分时传送系统 数据选择器能够从不同地址的多路数字信息中，数据选择器能够从不同地址的多路数字信息中，选出所需要的一路作为输出的组合逻辑电路。选出所需要的一路作为输出的组合逻辑电路。至于至于选择哪一路数据输出，则完全由当时的选择控制信选择哪一路数据输出，则完全由当时的选择控制信号决定号决定。 数据分配器的逻辑功能是将数据分配器的逻辑功能是将1个输入数据传送个输入数据传送到多个输出端中的到多个输出端中的1个输出端，个输出端，具体传送到哪一个输具体传送到哪一个输出端，是由一组选择控制信号确定出端，是由一组选择控制信号确定。 数据分配器经常和数据选择器一起构成数据传数据分配器经常和

45、数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。数字信息的分时传送。数据选择器的主要特点：数据选择器的主要特点：210niiiYD m（1）具有标准与或表达式的形式。即：）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。）提供了地址变量的全部最小项。（3）一般情况下，）一般情况下，Di 可以当作一个变量处理。可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入标准形式构成。所以，利用数据选择器的输入 Di

46、来来选择地址变量组成的最小项选择地址变量组成的最小项 mi ，可以实现任何所需，可以实现任何所需的组合逻辑函数。的组合逻辑函数。确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 ABCBACBALn个地址变量的个地址变量的数据选择器，数据选择器，不需要增加门不需要增加门电路，最多可电路，最多可实现实现n1个变个变量的函数。量的函数。3个变量，选用个变量，选用4选选1数据选择器。数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两有两个地址变量。个地址变量。求求Di 3 （1）公式法）公式法函数的标准与或表达式：函数的标准与或表达式：103210mmCmCmABCBACBAL4选选1数据选择器输出信号的表达式：