传统电子电路设计与EDA设计之比较

1、EDA与传统电子设计的分析比较陆健摘要：电子电路的设计制作进入了一个新阶段，出现了新的设计制作方法。为与以往传统的电子电路制作方法区别开来，我们称之为现代电子电路设计制作方法。现代电子电路的设计方式已经步入了EDA 技术时代。本文主要是介绍了传统电子设计的相关知识，即设计方法，设计流程。以及优缺点。同时也详细说明了EDA的设计流程以及多种设计方法，也介绍了EDA的优点。这样的介绍是为了区分它们的不同之处，来作为EDA与传统电子设计的分析比较。关键词：EDA 电子设计 优点 设计流程EDA and electronic design analysis and comparison of trad

2、itionalLu JianAbstract: The design of electronic circuits into a new phase, the emergence of new design methods. With the past, the traditional method of making a distinction between electronic circuits, we call modern electronic circuit design methods. Means of modern electronic circuit design EDA

3、technology has entered the era. This study will introduce the traditional electronics design knowledge, that is, design methods, design process. And the advantages and disadvantages. Also details the EDA design flow and a variety of design, but also introduces the EDA advantages. This presentation i

4、s to distinguish their differences, as with traditional electronic design EDA analysis and comparison.Key words:EDA Electronic Design advantages of the design process 目录第1章 前言4第2章 传统电子设计的相关概念521 电子电路设计的前景521.1电子线路课程体系的由来52.1.2 集成电路布图设计522 传统电子设计62.3. 传统电子的设计流程72.4传统电子设计的优缺点8第3章 EDA的设计93.1 EDA的时代背景93

5、.1.1什么是EDA93.1.2EDA的发展阶段93.2 EDA的设计流程113.3 EDA的设计步骤143.4 EDA电子电路的设计方法163.4.1"自顶向下"的设计方法163.4.2 EDA技术的基本设计方法163.4.3.电路级设计法163.4.4系统级设计法173.5 EDA的优点：19第4章 举例说明60进制计数器设计比较21致谢23参考文献24第1章 前言为了更好的了解传统电子电路设计，先从电子电路的课程设计开始，去了解电子电路在教学领域中的发展，也能更好地让我们认识电子电路设计的发展前景，当中从在课程上的设计我们也能知道电子电路设计的怎么样一步一步的发展起来

6、的，从而运用到生活当中的设计，在课和设计的介绍下，从而认识传统电子设计的背景，去了解传统的电子设计。本文第2章主要介绍传统电子设计的方法和设计流程，着重认识和了解传统电子设计相关背景，也较为熟悉地知道它的设计方法，以及认识它的优缺点。第3章着重介绍EDA，主要是它的意义、设计方法和设计流程。本文用一定的篇幅去介绍它的设计流程和设计方法，主要是为了突出EDA的重要性，特别是为了体现出它的优势。第4章主要是通过对60进制计数器的设计详细介绍来分步说明EDA设计好处。第2章 传统电子设计的相关概念21 电子电路设计的背景 21.1电子线路课程体系的由来1最初学苏联是以设备应用为主干的课程，后来改为模

7、仿欧美以原理分析为主线的体系。文革后逐步形成当前这种包括模拟和数字的内容，既强调理论又注重实践的教学模式。电子线路课程体系是随着电子技术特别是信息技术的发展而发展的，这个发展以电子器件为主线，经历了电子管到晶体管到集成电路的发展过程。成为当前稳定的专业基础课程体系，多年来既有专家老前辈的辛勤开拓也有广大教师的默默耕耘。近年来有关电子线路教学领域有些事值得一提，一是教育部有关课委会整合（如电子线路与电子技术）和指导作用的淡化，以往以专业和课程教学为主的老专家由学科和科研为主的中青年专家所替换；二是教育部提出的高校教学评估对包括电子线路在内的课程建设的促进作用；三是和电子线路课程体系有关的大学生电

8、子设计大赛已成为国家级重要赛事且引起广泛重视；四是电工电子教学基地和中心的建立和开放实验教学模式的推广；五是EDA技术已经对电子线路课程体系的进一步发展产生潜在影响。 2. 电子线路课程是信息技术的基础，主要强调硬件知识和技能的获取。信息的产生、处理、存储以及传输无不以电子线路为硬件基础。电子线路包括器件、单元电路以及由此组成的电路与系统。掌握这些硬件电路结构、原理以及如何进行分析和设计就构成电子线路的主要教学内容。对硬件能力的培养需要环境条件和实践锻炼，对电子线路教学的要求相对比较高。当前社会上呼吁需要硬件人员特别是具有设计能力的硬件人员。 3. 由于新的理论将带动新器件、新方法，也会有阶段

9、性的“突变”和“飞跃”，电子线路的这个特点就格外明显，例如从电子管到晶体管到集成电路的发展，都曾引起电子线路教材内容发生重大变化；又如，过去集成运放对线性电路的促进、乘法器对非线性电路的影响，当前可编程器件对数字电路的冲击。随着社会发展和科技进步，教材内容和体系总要不断变化甚至更新换代。但从新的一轮“面向21世纪教材改革”情况来看，仍然是几部传统的教材起主导地位，电子线路的基本轮廓还没有发生大的变化。教材的质量和生命力在于立意和内容。一本书的厚薄，内容的多少，不仅牵扯到书的定价，也和教学学时有关。国外都是大部头，但组织教学时内容不一定都讲。综观国外一些教材，其参考文献和素材往往取自论文和会议文

10、献，而国内教材往往互相引来引去，因而缺乏特色和新意。2.1.2 集成电路布图设计简称布图设计（Layout Design）是指集 成电路中多个元件，其中至少有一个是有源元件和其部分或全部集成电路互连的三维配置，或者是为集成电路的制造而准备的这样的三维配置。通俗地说，布图设计就是确定用以制造集成电路的电子元件在一个传导材料中的几何图形排列和连接的布局设计。布图设计是制造集成电路产品中非常重要的一个环节，设计工程师们根据集成电路所要执行的功能设计集成电路的结构。布图设计是艺术创造力与精密的电子工程技术融合的产物。在设计中，设计人员借助计算机模拟，把数以千万计的线路组成部分一而再、再而三地调整位置，

11、安排这些线路的组合，使一个芯片中能包含更多的元件，具有更强大的功能，以求生产效率的最大化和芯片体积的最小化。在早期的集成电路生产中，布图设计被绘制在掩膜上。掩膜（Mask） 如同一张摄影底片，是将要置放到芯片中的线路的底片。布图设计固定在掩膜上，该掩膜就成为制造芯片的模版，是制造集成电路的中间产品。这种掩膜也曾是工业间谍千方百计想要窃取的目标。随着科技的发展，目前的集成电路布图设计更多的是以编码方式储存于磁盘、磁带等介质生产集成电路已经有些过时了。22 传统电子设计 1.从传统的基础层面上讲，电子设计（这里就是指传统电子设计）将有限个电子组件组装连接起来，实现预期的功能性目的，这也是电子设计的

12、传统理念。自电子设计诞生以来，这种观点作为一种具有可操作性的理念，也基本符合电子设计工艺本身的特性，即便是我们在考虑嵌入式系统及软件定义的功能性等较为新颖的概念时也是适用的。 2.电子产品设计传统理念的特征就是，它本身就只考虑电子产品内部元件。因此，在创建可实现产品本身差异化的设计过程中，这也是传统电子设计存在的问题。传统电子设计仅从器件本身去考虑问题，在市场中难以实现可持续的特色化。这种体验越来越取决于外部互联系统的表现，包括用户自身所处的环境（PC 和本地网络）以及外部广域网结构（公司服务器和网络化服务）的表现。 3.以串联稳压电路为代表的线性电源技术在不同的电子时代其具体实现方式由电子管

13、,晶体管过渡到了集成电路,但其基本电路原理却没有本质性的变化,以"通电即开,恒定电压供给"为默认属性来定义电子产品中各个部分的电源供给,已成为传统电子产品设计的潜在规则.随着电子技术,信息技术在人们生活中的不断渗透,为人类服务的电子产品在数量上不断增加,其能量消耗已大大超过了人们生活中照明所用的能源,从另一角度考虑，转换效率非常的低，体积相对现代电子设计的产品的体积较大，重量也相对较大，功率较高。电源技术是单纯的提供恒定的电压的静态供电模式 4.在实践中，传统电子设计电路系统执行速度慢、提供特性少，组件技术成本高，这使产品场外价格处于市场劣势。这一趋势就需要提供以电子产品为

14、中心的理念所定义的全新或改进型产品设计方案。2.3. 传统电子的设计流程一般说来，电子制作的步骤无非是设计电路，采购相应的分立元件和集成电路，在实验电路板上搭成电路进行调试，然后制作和组装印刷线路板，如果电路比较复杂，有五六块甚至十余块集成电路，或者有译码器、存储器、A/D、D/A转换器等，则需要进行比较规范的设计制作。这种设计制作主要分为两个阶段，即设计、实验阶段和调试鉴定阶段，其流程如图1所示。在第一阶段，也就是设计、实验阶段，首先进行方案设计和电路设计，根据电路需要采购各种元器件，有时还要制作一些专用的测试仪器。然后设计、加工印刷电路板(PCB)，焊接元器件，再对这块印刷电路板进行试验。

15、如果有问题，还要对电路进行修改。这是一个十分繁琐的工作。如果实验不顺利，元器件不合适，还要去采购其它器件。在第二阶段，也就是调试鉴定阶段，把实验后确定下来的印刷电路板再行加工，进行电路板的调试和性能检测，对于产品还要进行例行试验。如果电路复杂，则难于一次成功，有时还得反复修改电路。如若对构思的电路原理图是否完全正确可行，心中没有充分的把握，还不能冒然通电试验，即使采用了一些限流、限压等保护应急措施，第一次合闸通电时，心中难免有些紧张。特别是强电，小则瞬间元件冒烟烧毁，大则贵重仪器报废，这是常有的事。 电路设计购买器件PCB设计加工PCB，焊接制作，调试信号电路板调试有问题吗？性能检测有问题吗？

16、例行实验有问题吗？成功yynnyn图1传统电子电路设计的流程图 2.4传统电子设计的优缺点 传统电子电路设计的验正工作很多。需要按照完成的电子电路设计图的面板或PCB板上进行调试安装，然后再用电源，信号发生器，示波器等各种测试仪表来加以验证。并且这种做法在制作测试电路板的地程当中，需要花很多的时间。容易损耗材料。这样费时又力，而且相当损耗材料。如果结果有误还要花大量的时间和精力去检查是设计的错误还是制作电路的错误。这样的做法在早期做小型电路时还可以应付，随着电路设计的规模越来越大。复杂度越来越高，这种设计的方法也不能再适应现代化设计的需要。不仅仅如此，在电路板图设计时也是一个相当复杂的过程。在

17、进行手工设计电路板图时，需要进行元件布局，绘制草图，修改草图，才能绘制出所需要的电路图。随着电子元件的增多，电路板的尺寸的减小，电路的层数也越来越多，布线就成了相当的难度。导致已经无法再进行用手工设计了，另外随着元件数量的增多，各元件之间的相互干扰，各元件之间的干扰，耦合也就变得越来越复杂了。除非电路析设计的师具有相当高的设计经验和理论水平了。 优点：可以制作小型小路设计，在小型的电路板设计时，元件过少，布局过快。布线明了。并且还可以节省时间。在外形上还有点美观。第3章 EDA的设计3.1 EDA的时代背景3.1.1什么是EDA EDA是电子设计自动化（Electronic Design Au

18、tomation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为五金|工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可靠性，减轻了设计者的劳动强度。20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的

19、变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 3.1.2EDA的发展阶段 人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。 现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐 也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计

20、技术的发展。前者以微细加工 技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者 的核心就是EDA技术。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化 技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子 电路设计以及PCB设计。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可 想象的，反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。回顾近30年电子设计技术的发展历程，可将EDA技术分为三个阶段。 (1) 七十年代为CAD阶段，这一阶段人们开始用计算机辅助进行IC版图编

21、辑和PCB布局布 线，取代了手工操作，产生了计算机辅助设计的概念。 (2)八十年代为CAE阶段，与CAD相比，除了纯粹的图形绘制功能外，又增加了电路功能设 计和结构设计，并且通过电气连接网络表将两者结合在一起，以实现工程设计，这就是计算机辅助 工程的概念。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分 析。 (3)九十年代为ESDA阶段。尽管CAD/CAE技术取得了巨大的成功，但并没有把人从繁重的 设计工作中彻底解放出来。在整个设计过程中，自动化和智能化程度还不高，各种EDA软件界面千 差万别，学习使用困难，并且互不兼容，直接影响到设计环节间的衔接。基于以上不足，

22、人们开始 追求贯彻整个设计过程的自动化，这就是ESDA即电子系统设计自动化。从目前的EDA技术来看，其发展趋势是政府重视、使用普及、应用文泛、工具多样、软件功能强大。    中国EDA市场已渐趋成熟，不过大部分设计工程师面向的是PC主板和小型ASIC领域，仅有小部分（约11%）的设计人员工发复杂的片上系统器件。为了与台湾和美国的设计工程师形成更有力的竞争，中国的设计队伍有必要购入一些最新的EDA技术。    在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、信息安全

23、技术，积极开拓以数字技术、网络技术为基础的新一代信息产品，发展新兴产业，培育新的经济增长点。要大力推进制造业信息化，积极开展计算机辅助设计（CAD）、计算机辅助工程（CAE）、计算机辅助工艺（CAPP）、计算机机辅助制造（CAM）、产品数据管理（PDM）、制造资源计划（MRPII）及企业资源管理（ERP）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、控制技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与计算机（M3C）结构。在ASIC和PLD设计方面，向超高速、高密度、低功耗、低

24、电压方向发展。 外设技术与EDA工程相结合的市场前景看好，如组合超大屏幕的相关连接，多屏幕技术也有所发展。 中国自1995年以来加速开发半导体产业，先后建立了几所设计中心，推动系列设计活动以应对亚太地区其它EDA市场的竞争。    在EDA软件开发方面，目前主要集中在美国。但各国也正在努力开发相应的工具。日本、韩国都有ASIC设计工具，但不对外开放 。中国华大集成电路设计中心，也提供IC设计软件，但性能不是很强。相信在不久的将来会有更多更好的设计工具有各地开花并结果。据最新统计显示，中国和印度正在成为电子设计自动化领域发展最快的两个市场，年复合增长率分别达到了50

25、%和30%。 EDA技术发展迅猛，完全可以用日新月异来描述。EDA技术的应用广泛，现在已涉及到各行各业。EDA水平不断提高，设计工具趋于完美的地步。EDA市场日趋成熟，但我国的研发水平沿很有限，需迎头赶上。3.2 EDA的设计流程1.系统规格制定（Define Specification） 在ASIC设计之初，工程师们须根据产品的应用场合，为ASIC设定一些诸如功能、操作速度、接口规格、环境温度及消耗功率等规格，以做为将来电路设计时的依据。在这方面，目前已有厂商提供系统级仿真器（system -level simulator），为系统设计提供不错的解决方案；透过此类仿真器，工程师们可以预估系统

26、的执行效能，并可以最佳化的考量，决定软件模块及硬件模块该如何划分。除此之外，更可进一步规划哪些功能该整合于ASIC内，哪些功能可以设计在电路板上，以符合最大的经济效能比。 2.设计描述（Design Description） 一旦规格制定完成，便依据功能（function）或其它相关考量，将ASIC划分为数个模块（module）；此阶段是整个设计过程中最要的关键之一，它直接影响了ASIC内部的架构及各模块间互动的讯号，更间接影响到后续电路合成的效能及未来产品的可靠性。 决定模块之后，便分交由团队的各个工程师，以VHDL或Verilog等硬件描述语言进行设计亦即功能的行为描述（behaviora

27、l description）；为能明确及有效率地描述模块的内部功能，各模块之下可能再细分成数个子模块（sub-module），直到能以可合成（synthesizible）的语法描述为止。这种一层层分割模块的设计技巧，便是一般所谓的阶层式设计（hierarchical design）；这与早期直接以绘制闸级电路进行设计的时代，所使用的技巧是相类似的。此一步骤所完成的设计描述，是进入高阶合成电路设计流程的叩门砖；习惯上，称之为硬件描述语言的设计切入点（HDL design entry）。 关于此一步骤，亦有相关的辅助工具相继推出。Design Book便是其中的代表；它利用一般工程师熟悉的图形接口

28、如状态图及流程图，协助初接触以硬件描述语言进行设计的工程师，自动编写出相对应的硬件语言描述码。效能如何笔者不敢断言，但它能依使用者决定，整合惯用之其它EDA工具的特点，倒是满吸引人的地方。3.功能验证（Function Verification） 完成步骤2的设计描述，接下来便是利用VHDL或Verilog的电路仿真器，针对先前的设计描述，验证其功能或时序（timing）是否符合由步骤1所制定的规格。通常，称这类验证为功能仿真（function simulation），或行为仿真（behavioral simulation），而这类的HDL电路仿真器，则通称为行为仿真器（behavioral

29、simulator）。 对于这一类功能验证的仿真而言，仿真器并不会考虑实际逻辑闸或联机（connenct wires）所造成的时间延迟（time delay）、闸延迟（gate delay）及传递延迟（transport delay）。取而代之的是，使用单一延迟（unit delay）的数学模型，来粗略估测电路的逻辑行为；虽然如此无法获得精确的结果，但其所提供的信息，已足够作为工程师，针对电路功能的设计除错之用。 为了能顺利完成仿真，在此，您还需要准备一分称为测试平台（test bench）的HDL描述?。在这份测试平台的描述档中，必须尽可能地细描述所有可能影响您设计功能的输入讯号组合，以便激

30、发出错误的设计描述位于何处。幸运的话，或许在几次修改之后，就可得到您想要的结果，顺利进入下一个步骤。 4.逻辑电路合成（Logic synthesis） 确定设计描述之功能无误之后，便可藉由合成器（synthesizer）进行电路合成。合成过程中，您必须选择适当的逻辑闸组件库（logic cell library），作为合成逻辑电路时的参考依据。组件库的取得，可能直接来自于您的ASIC供货商（ASIC vendor, 负责协助客户设计ASIC的厂商）、购自其它组件库供货商（third-party ASIC library vendor），或是为了某种特殊原因，您亦可能考虑自行建立。 事实上，组

31、件库内含的逻辑闸信息非常广泛，大致上包括了以下各项。 cell schematic，用于电路合成，以便产生逻辑电路的网络列表（netlist）。 timing model，描述各逻辑闸精确的时序模型；组件工程师会萃取各逻辑闸内的寄生电阻及电容进行仿真，进而建立各逻辑闸的实际延迟参数。其中包括闸延迟（gate delay） 、输出入的延迟（input delay / output delay）及所谓的联机延迟（wire delay）等；这在进入逻辑闸层次的电路仿真，以及在P&R之后的仿真都会使用到它。 routing model，描述各逻辑闸在进行绕线时的限制，作为绕线工具的参考资料。

32、silicon physical layout，在制作ASIC的光罩（mask）时会使用到它。 使用合成器有几个需要注意的事项，其一就是最佳化（optimize）的设定。根据步骤1所制定的规格，工程师可对合成器下达一连串限制条件（constrain），根据这些条件，合成器便会自动合成满足您规格要求的逻辑电路。最常见的三个限制条件（注3）有：操作速度、逻辑闸数及功率消耗。事实上，这三项限制条件之间是呈现互相矛盾的关系；也就是说：一旦您所下的限制条件太过严苛，将使电路合成的速度变得非常的慢，更甚者，有可能在花费大把时间后，仍得不到您想要的结果。 design entry硬件语言设计描述文件，其语法

33、的编写风格（HDL coding style） ，亦是决定合成器执行效能的另一个因素。事实上，无论是对VHDL或是Verilog而言，合成器所支持的HDL语法均是有限的；过于抽象的语法只适用于编写cell library，或是做为系统规划评估时的仿真模型所用，而不为合成器所接受。 此外，由于一般合成器的最佳化算法则，都只能达到区域性最佳化（local optima）；因此，对于过分刁钻的语法描述，将影响合成器在最佳化过程的执行时间。 5.逻辑门层次的电路功能验证（Gate-Level Netlist Verification） 由合成器产生的netlist，会在这个阶段进行第二次的电路仿真；一

34、般称之为逻辑闸层次的电路功能验证，或称为P&R前的仿真，简称前段仿真（pre-simulation）。在此阶段，主要的工作是要确认，经由合成器所合成的电路，是否如同原始的设计描述般，符合您的功能需求；利用逻辑闸层次仿真器（gate-level simulator），配合在功能验证时已经建立的test bench，便可达到这个目的。 这里出现两个新的名词：VITAL（VHDL Initiative Toward ASIC Library）、library及Verilog library；两者均可视为先前所提及的cell library当中的timing model。在pre-simula

35、tion中，一般只考虑闸延迟，而联机延迟在此处是不予考虑的（通常在电路合成阶段，是无法预测实际联机的长度，因此也就无法推测联机所造成的延迟）。 时序变异（timing variation）是此处经常出现的发生错误，这当中包括了，设定时间（set-up time）或保持时间（holding time）的不符合，以及脉冲干扰（glitch）现象的发生。而这些时序变异，基本上都是只是单纯考虑闸延迟时所造成的结果。 6. 配置与绕线（Place and Routing） 这里包含了三项主要的工作：平面规划（floor planning）、配置（placement）及绕线（routing）。还记得在设计

36、描述的步骤，您已将ASIC划分成数个模块了吗？floor planning的工作便是，适当地规划这些划分好模块在芯片上的位置。 比起模块内逻辑闸间的接线，各模块之间互连讯号的接线，通常会比较长，因此，他们所产生的延迟会主控ASIC的性能；在次微米制程上，此种现象更为显著，这也就是为何先前特别强调，模块划分的重要性。完成平面规划之后，P&R工具便接着完成各模块方块内逻辑闸的放置与绕线。 7.绕线后的电路功能验证（Post Layout Verification） 在这个阶段，经过P&R之后的电路，除了须重复验证，是否仍符合原始之功能设计之外，工程师最关心的是，在考虑实体的闸延迟及

37、联机延迟的条件之下，电路能否正常运作。与逻辑闸层次的电路功能验证时发生的情况相同，您将面对诸如set-up time、holding time及glitch的问题；不同的是，此时若真有错误发生，您将面对更冗长的重复修正周期（iteration cycle）。也就是说，您可能需要回到最原始的步骤：修改HDL设计描述，重新再跑一次相同的流程。 麻烦还没有完，由于需要参考的参数非常的多，仿真时间将花费您数倍于先前的仿真。经由P&R工具所产生的标准延迟格式（Standard Delay Format, SDF）档，提供了详实的物理层次的延迟参数；透过VITAL的参数回传机制（back-anno

38、tation），仿真器能够精确的预估数字电路的电气行为，并且指示出发生时序错误的时间点，而您所须付出的代价就是 “ 时间 ” 。最后，非常幸运的您完成了这项验证工作，便可以sign-off，等着您的ASIC vendor交货了。 整个设计流程在此只能算是大概介绍完毕 ；这当中牵涉到许多未提及的层面，其中包括了时脉（clock tree）、测试设计（Design for Test）、功能一致性验证（function equivalence check）、以及静态仿真（static simulation）等等。结论 事实上，VHDL及Verilog HDL并非唯一的硬件描述语言，基于相似的目的，早

39、期也发展出其它如ABEL及AHDL等硬件语言，但是由于支持的厂商不多，因此目前不如前者来得普遍。最近，VHDL及Verilog HDL的发展协会 ，为提供更一般化的电路描述，已制定了能够同时描述数字及模拟混合电路的描述语法（注4），相信支持其语法的相关EDA工具，应该能在近期面市。 为能迎接系统芯片（System on One Chip, SoC）以及智产权（Intellectual Property, IP）的时代来临，各EDA工具的供货商无不卯足全力，企图在下一世代的设计流程上，站在业界领先的地位。Synopsys及Cadence更是相继推出应用功能一致性验证及静态仿真等技术的产品，例如：

40、Formality、PrimeTime（Synopsys）以及Affirma（Cadence）；其它诸如预先平面规划（pre-floor-planning）等新的设计观念亦不断地被提出。虽然电路的设计工具及观念不断推陈出新，但是对传统的芯片设计厂商而言，如何将这些新的概念，整合进原先的设计流程，才是最重要的问题。我相信，只要以这个典型的设计流程为基础，就可以接受新的设计观念才对.因些EDA才是人们所要追求的设计方法。3.3 EDA的设计步骤 1设计输入 是使用Quartus II软件的模块输入方式、文本输入方式、Core输入方式和EDA设计输入工具等编辑器将设计者的设计意图表达出来。表达用户的

41、电路构思，同时使用分配器设定初始设计约束条件。2. 编译 完成设计描述后即可通过编译器进行排错编译,变成特定的文本格式,为下一步的综合做准备。3. 综合 是将HDL语言、原理图等设计输入翻译成由与、或、非门RAM，触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求（约束条件）优化所生成的逻辑连接，输出edf或vqm等标准格式的网表文件，供布局布线器进行实现。除了可以用Quartus II软件的命令综合外，也可以用第三方综合工具进行。这是将软件设计与硬件的可实现性挂钩,是将软件转化为硬件电路的关键步骤。综合后HDL综合器可生成网表文件,从门级开始描述了最基本的门电路结构。4.布局布线

42、布局布线的输入文件是综合后的网表文件，Quartus II 软件中布局布线包含分析布局布线结、优化布局布线、增量布局布线和通过反标保留分配等。 5.时序分析 是允许用户分析设计中所有逻辑的时序性能，并引导布局布线满足设计中的时序分析要求。默认情况下，时序分析作为全编译的一部分自动运行，它观察和报告时序信息，如建立时间、保持时间性、时钟至输出延时、最大时种频率以及设计的其它时序，可以用时序分析生成信息分析、调试和验证设计的时序性能。6仿真 分为功能仿真和时序仿真。功能仿真主要是难证电路功能是否符合设计要求；时序仿真包含了延时信息，它能较好地反映世片的设计工作情况。可以用Quartus II集成的

43、仿真工具仿真。7编程和适配 是在全编译成功后，对Altera 器件进行编程或配置，它包括Assemble(生成编程文件)、Programmer（建立包含设计所用器件名称和选项的链式文件）、转换编程文件等。利用布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作,包括底层器件配置、逻辑分割、逻辑优化、布局布线。该操作完成后,EDA软件将产生针对此项设计的适配报告和下载文件等多项结果。8功能仿真和时序仿真该仿真已考虑硬件特性,非常接近真实情况,因此仿真精度很高。9下载如果以上的所有过程都没有发现问题,就可以将适配器产生的 文件下载到目标芯片中。10硬件仿真与测试。3.4 EDA电

44、子电路的设计方法3.4.1"自顶向下"的设计方法 10年前，电子设计的基本思路还是选择标准集成电路"自底向上"（Bottom-Up）地构 造出一个新的系统，这样的设计方法就如同一砖一瓦地建造金字塔，不仅效率低、成本高而且 还容 易出错。 高层次设计给我们提供了一种"自顶向下"（Top-Down）的全新的设计方法，这种设计 方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠 错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后用综合优化工具 生成具体门电路的网表，其对应的

45、物理实现级可以是印刷电路板或专用集成电路。由于设计的主要 仿真和调试过程是在高层次上完成的，这不仅有利于早期发现结构设计上的错误，避免设计工作的 浪费，而且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。3.4.2 EDA技术的基本设计方法    EDA技术的每一次进步、都引起了设计层次上的一个飞跃，可以用图1说明。CADCAEESDA物理初级设计电路初级设计系统级设计设计层次七十年代八十年代九十年代 图1 EDA技术设计层次的变化    物理级设计主要指IC版图设计，一般由半导体厂家完成，对电手工程师并没有太大的意义，因此本文重点介绍电

46、路级设计和系统级设计。3.4.3.电路级设计法 电路级设计工作流程如图2所示，电子工程师接受系统设计任务后，首先确定设计方案，同时要选择能实现该方案的合适 元器件，然后根据具体的元器件设计电路原理图。接着进行第一次仿真，包括数字电路的逻辑模拟、故障分析、模拟电路的交直流分析、瞬态分析。系统在进行仿真时，必须要有元件模型库的支 持，计算机上模拟的输入输出波形代替了实际电路调试中的信号源和示波器。这一次仿真主要是检 验设计方案在功能方面的正确性。系统设计院原理图设计系统仿真自动布局布线PCB后分析制作PCB系统实现元件符号库元件模型库图2 电路设计工作流程仿真通过后，根据原理图产生的电气连接网络表

47、进行PCB板的自动布局布线。在制作 PCB板之前还可以进行后分析，包括热分析、噪声及窜扰分析、电磁兼容分析、可靠性分析等，并且可以将分析后的结果参数反标回电路图，进行第二次仿真，也称为后仿真，这一次仿真主要是检 验PCB板在实际工作环境中的可行性。 由此可见，电路级的EDA技术使电子工程师在实际的电子系统产生之前，就可以全面地 了解系统的功能特性和物理特性，从而将开发过程中出现的缺陷消灭在设计阶段，不仅缩短了开发时间，也降低了开发成本。3.4.4系统级设计法进入90年代以来，电子信息类产品的开发出现了两个明显的特点：一是产品的复杂程 度加深，二是产品的上市时限紧迫。然而电路级设计本质上是基于门

48、级描述的单层次设计，设计的所有工作（包括设计输入，仿真和分析，设计修改等）都是在基本逻辑门这一层次上进行的，显然 这种设计方法不能适应新的形势，为此引入了一种高层次的电子设计方法，也称为系统级的设计方法。     高层次设计是一种"概念驱动式"设计，设计人员无须通过门级原理图描述电路，而是 针对设计目标进行功能描述，由于摆脱了电路细节的束缚，设计人员可以把精力集中于创造性的概念构思与方案上，一旦这些概念构思以高层次描述的形式输入计算机后，EDA系统就能以规则驱动 的方式自动完成整个设计。这样，新的概念得以迅速有效的成为产品，大大缩短了产品的研制

49、周 期。不仅如此，高层次设计只是定义系统的行为特性，可以不涉及实现工艺，在厂家综合库的支持 下，利用综合优化工具可以将高层次描述转换成针对某种工艺优化的网表，工艺转化变得轻松容 易。具体的设计流程见图3。系统划分VHDL代码或图形方式输入编译器代码级功能仿真综合器适配前时序仿真适配器厂家综合库适配后仿真模型器件编程文件适配报告CPLD/FPGA实现适配后时序仿真A81实现图3高层次设计步骤如下：第一步： 按照"自顶向下"的设计方法进行系统划分。第二步： 输入VHDL代码，这是高层次设计中最为普遍的输入方式。此外，还可以采用图形输入 方式（框图，状态图等），这种输入方式具有直

50、观、容易理解的优点。第三步：将以上的设计输入编译成标准的VHDL文件。对于大型设计，还要进行代码级的功能仿 真，主要是检验系统功能设计的正确性，因为对于大型设计，综合、适配要花费数小时，在综合前 对源代码仿真，就可以大大减少设计重复的次数和时间，一般情况下，可略去这一仿真步骤。第四步：利用综合器对VHDL源代码进行综合优化处理，生成门级描述的网表文件,这是将高层次 描述转化为硬件电路的关键步骤。 综合优化是针对ASIC芯片供应商的某一产品系列进行的，所以综合的过程要在相应的 厂家综合库支持下才能完成。综合后，可利用产生的网表文件进行适配前的时序仿真，仿真过程不 涉及具体器件的硬件特性，较为粗略

51、。一般设计，这一仿真步骤也可略去。第五步：利用适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，包括底 层器件配置、逻辑分割、逻辑优化和布局布线。适配完成后，产生多项设计结果：适配报告，包 括芯片内部资源利用情况，设计的布尔方程描述情况等；适配后的仿真模型；器件编程文件。 根据适配后的仿真模型，可以进行适配后的时序仿真，因为已经得到器件的实际硬件特性（如时延 特性），所以仿真结果能比较精确地预期未来芯片的实际性能。如果仿真结果达不到设计要求，就 需要修改VHDL源代码或选择不同速度品质的器件，直至满足设计要求。第六步：将适配器产生的器件编程文件通过编程器或下载电缆载入到目标芯片F

52、PGA或CPLD中。 如果是大批量产品开发，通过更换相应的厂家综合库，可以很容易转由ASIC形式实现。3.5 EDA的优点与传统的数字电路设计平台相比，具有明显的优势。（1）支持在线编程（In-System Programming，ISP）：MAX7000S 系列CPLD通过嵌入IEEE 1149.1(JTAG)接口支持5V 在线系统配置编程方式。对于本系统而言，通过该项技术可以随时对CPLD 重新编写来产生不同的时序，从而满足各种设计需要。（2）极小的时钟延迟：MAX7000S 系列高速CPLD 的最小时钟延迟可低至4.5ns，而本系统所采用的EPM7128SLC84 的延迟也只有5ns，这

53、对于对时序逻辑关系有较高要求的线阵CCD 驱动时序设计来说是非常重要的。（3）使用标准硬件描述语言：MAX7000S 系列CPLD 使用VHDL 作为编程语言。VHDL 是IEEE 的工业标准硬件描述语言之一，受到Altera、Xilinx 等众多EDA 公司的青睐。在电子工程领域，VHDL 已经成为通用的硬件描述语言，可用于大多数CPLD 器件，这使得其具有较好的兼容性与可移植性。（4）使用简单：使用CPLD 所需的预备知识并不多，初学者只要具有基本的数字电路知识和编程思想，就可以在短期内掌握最基本的开发方法和设计技巧。所谓硬件描述语言（Hardware Description Langua

54、ge，HDL），就是该语言能够描述电路的功能、信号连接关系以及时序关系。在1987 年底，IEEE 将美国国防部开发的VHDL 语言确定为标准硬件描述语言。在1993 年，IEEE 对VHDL做了修订，公布了新版本的VHDL（即IEEE-1076-1993）。此后，VHDL 在电子工程领域得到了广泛的应用，成为事实上的通用硬件描述语言。VHDL 语言有以下特点：（1）功能强大：VHDL 支持行为描述、结构描述和混合描述，能够满足各种复杂数字电路设计需求，同时还支持模拟仿真，可以通过软件验证设计的正确性。（2）通用性好：VHDL 语言是工业标准，凡大型EDA 软件都支持VHDL语言的设计环境，因

55、此用VHDL 编程的设计文件可通用于各种不同的设计工具。（3）重复使用性好：VHDL 语言的描述与具体生产工艺无关，变换不同的工作库便可适应不同的生产工艺。（4）可读性好：VHDL 语言使用一种高级语言描述电子实体，集设计与说明于一体，容易理解。第4章 举例说明60进制计数器本章主要是通过对60进制计数器电路的设计详细介绍来说明EDA与传统电子设计好处。在市场上的计数器，多以74系列，常用的有74160，74161等。可以用多片集成的芯片组合成一个60进制的计数模块。通过计算可知需要两片74161，一片7403（与非门）一片7404（非门）。如下图所示，为60进制计数器的设计。若以传统的方法来设计，需要用一块万能板将芯片固定，在布线的时候用线将各个引脚连起来。如果出现错误，还要进行仔细的检查，并且还不容易检查出来，既便检查出来了，也得将原来的设计