数字电路与逻辑设计第六章

1、第第 六六 章章第六章 异步时序逻辑电路异步时序逻辑电路异步时序逻辑电路 本章知识要点：本章知识要点： 异步时序电路的特点与类型异步时序电路的特点与类型; ; 脉冲异步时序逻辑电路的分析与设计脉冲异步时序逻辑电路的分析与设计 ; ;电平异步时序逻辑电路的分析与设计电平异步时序逻辑电路的分析与设计. . 重点讨论电平异步时序逻辑电路。重点讨论电平异步时序逻辑电路。 第六章 异步时序逻辑电路在同步时序逻辑电路中，各触发器的时钟控制端在同步时序逻辑电路中，各触发器的时钟控制端与统一的时钟脉冲与统一的时钟脉冲( (简称简称CP)CP)相连接，仅当时钟脉冲作相连接，仅当时钟脉冲作用时，电路状态才能发生变

2、化。用时，电路状态才能发生变化。 第六章 异步时序逻辑电路异步时序逻辑电路中没有统一的时钟脉冲信号，异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。电路状态的改变是外部输入信号变化直接作用的结果。根据电路结构和输入信号形式的不同，异步时序根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为逻辑电路可分为脉冲异步时序逻辑电路脉冲异步时序逻辑电路和和电平异步时电平异步时序逻辑电路序逻辑电路两种类型。两种类型。两类电路均有两类电路均有MealyMealy型和型和MooreMoore型两种结构模型。型两种结构模型。 6.1.1 6.1.1 概述概述 一结一

3、结 构构 脉冲异步时序电路的一般结构如下图所示。脉冲异步时序电路的一般结构如下图所示。图中，存储电图中，存储电路可由时钟控制触路可由时钟控制触发器或非时钟控制发器或非时钟控制触发器组成。触发器组成。 6.1 6.1 脉冲异步时序逻辑电路脉冲异步时序逻辑电路第六章 异步时序逻辑电路二二. . 输入信号的形式与约束输入信号的形式与约束1.1.输入信号为脉冲信号输入信号为脉冲信号; ; 2.2.输入脉冲的宽度必须保证触发器可靠翻转输入脉冲的宽度必须保证触发器可靠翻转; ;3.3.输入脉冲的间隔必须保证前一个脉冲引起的电路响输入脉冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来应

4、完全结束后，后一个脉冲才能到来; ;4.4.不允许两个或两个以上输入端同时出现脉冲。不允许两个或两个以上输入端同时出现脉冲。 理由理由: :因为客观上两个或两个以上脉冲是不可能准确因为客观上两个或两个以上脉冲是不可能准确地地“同时同时”的，在没有时钟脉冲同步的情况下，由不可预的，在没有时钟脉冲同步的情况下，由不可预知的时间延迟造成的微小时差可能导致电路产生错误的状知的时间延迟造成的微小时差可能导致电路产生错误的状态转移。态转移。第六章 异步时序逻辑电路为什么？为什么？为什么？为什么？由于不允许两个或两个以上输入端同时出现脉冲由于不允许两个或两个以上输入端同时出现脉冲, ,并且并且输入端无脉冲出

5、现时，电路状态不会发生变化。因此，输入端无脉冲出现时，电路状态不会发生变化。因此，对对n n个输入端的电路，其一位输入只允许出现个输入端的电路，其一位输入只允许出现n+1n+1种取值组合，种取值组合，其中有效输入种取值组合为其中有效输入种取值组合为n n种。种。第六章 异步时序逻辑电路即：对即：对n n个输入的电路，只需考虑各自单独出现脉冲的个输入的电路，只需考虑各自单独出现脉冲的n n种情况，而不像同步时序逻辑电路中那样需要考虑种情况，而不像同步时序逻辑电路中那样需要考虑2 2n n种情种情况。况。例如例如: :假定电路有假定电路有x x1 1、x x2 2和和x x3 3共共3 3个输入，

6、并用取值个输入，并用取值1 1表表示有脉冲出现，则一位输入允许的示有脉冲出现，则一位输入允许的输入取值组合只有输入取值组合只有000000、001001、010010、100100共共4 4种，种，其中有效输入取值组合只有后面其中有效输入取值组合只有后面3 3种种情况。情况。三三. . 输出信号的形式输出信号的形式脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可脉冲异步时序逻辑电路的输出信号可以是脉冲信号也可以是电平信号。以是电平信号。第六章 异步时序逻辑电路若电路结构为若电路结构为MealyMealy型，则输出一般为脉冲信号。型，则输出一般为脉冲信号。因为输出不仅是状态变量的函数，而且是输入

7、的函数，因为输出不仅是状态变量的函数，而且是输入的函数，而输入为脉冲信号，所以，输出一般是脉冲信号。而输入为脉冲信号，所以，输出一般是脉冲信号。若电路结构为若电路结构为MooreMoore型，则输出一般是电平信号。型，则输出一般是电平信号。 因为输出仅仅是状态变量的函数，所以，输出值被定义因为输出仅仅是状态变量的函数，所以，输出值被定义在两个间隔不定的输入脉冲之间，即由两个输入脉冲之间的在两个间隔不定的输入脉冲之间，即由两个输入脉冲之间的状态决定。状态决定。为什么？为什么？为什么？为什么？6.1.2 6.1.2 脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 一一. .分析方法与步骤分析

8、方法与步骤注意两点：注意两点：第六章 异步时序逻辑电路1. 1. 分析方法分析方法 分析方法与同步时序逻辑电路大致相同。分析过程中同样分析方法与同步时序逻辑电路大致相同。分析过程中同样采用状态表、状态图、时间图等作为工具。采用状态表、状态图、时间图等作为工具。 当存储元件采用时钟控制触发器时，对触发器的时钟控当存储元件采用时钟控制触发器时，对触发器的时钟控制端应作为激励函数处理。制端应作为激励函数处理。仅当时钟端有脉冲作用时，才根据触发器的输入确定状态仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。转移方向，否则，触发器状态不变。 根据对输入的约束，分析时可以

9、排除两个或两个以上输根据对输入的约束，分析时可以排除两个或两个以上输入端同时出现脉冲以及输入端无脉冲出现情况。入端同时出现脉冲以及输入端无脉冲出现情况。 据此，可使状态图和状态表简化。据此，可使状态图和状态表简化。(4)(4)用文字描述电路的逻辑功能。用文字描述电路的逻辑功能。 （必要时画出时间图）（必要时画出时间图）2. 2. 分析步骤分析步骤(1)(1)写出电路的输出函数和激励函数表达式；写出电路的输出函数和激励函数表达式；(2)(2)列出电路次态真值表或次态方程组；列出电路次态真值表或次态方程组；(3)(3)作出状态表和状态图；作出状态表和状态图；第六章 异步时序逻辑电路二二. . 分析

10、举例分析举例 例例1 1 分析下图所示脉冲异步时序逻辑电路，指分析下图所示脉冲异步时序逻辑电路，指出该电路功能。出该电路功能。第六章 异步时序逻辑电路 写出输出函数和激励函数表达式写出输出函数和激励函数表达式Z = xyZ = xy2 2y y1 1J J2 2 = K= K2 2 =1=1；C C2 2 = y= y1 1J J1 1 = K= K1 1 =1=1；C C1 1 = x= x 解解: : 该电路由两个该电路由两个J-KJ-K触发器和一个与门组成，触发器和一个与门组成，有一个输入端有一个输入端x x和一个输和一个输出端出端Z Z，输出是输入和状，输出是输入和状态的函数，属于态的

11、函数，属于MealyMealy型型脉冲异步时序电路。脉冲异步时序电路。第六章 异步时序逻辑电路 列出电路次态真值表列出电路次态真值表 J-KJ-K触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器的状态转移发生在时钟端脉冲负跳变的瞬间，为了强调在触发器时钟端触发器时钟端 C C1 1、C C2 2何时有负跳变产生，何时有负跳变产生，在次态真值表中用在次态真值表中用“”表示表示下跳。仅当时钟端有下跳。仅当时钟端有“” 出现时，相应触发器状态才能发生变化，否出现时，相应触发器状态才能发生变化，否则状态不变。则状态不变。 根据激励函数（根据激励函数（J J2 2=K=K2 2=1=1；C

12、 C2 2=y=y1 1；J J1 1=K=K1 1=1=1；C C1 1=x=x）和）和JKJK触发器功能表，触发器功能表，可列出该电路的次态真值表如下表所示。可列出该电路的次态真值表如下表所示。第六章 异步时序逻辑电路输入输入现态现态激励函数激励函数次态次态xy2y1J2K2C2J1K1C1y2n+1y1n+111110 00 11 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 11 01 10 0J KQn+10 00 11 01 1 Q 0 1Q作出状态表和状态图作出状态表和状态图根据次态真值表和输出函数表达式（根据次态真值表和输出函数表达式（Z = x

13、yZ = xy2 2y y1 1），可作），可作出该电路的状态表和状态图如下。出该电路的状态表和状态图如下。第六章 异步时序逻辑电路现态现态y2y1次态次态y2n+1y1n+1 / 输出输出Zx=1000110110 1 / 01 0 / 01 1 / 00 0 / 1画出时间图并说明电路逻辑功能。画出时间图并说明电路逻辑功能。为了进一步描述该电路在输入脉冲作用下的状态和输出为了进一步描述该电路在输入脉冲作用下的状态和输出变化过程，可根据状态表或状态图画出该电路的时间图如下变化过程，可根据状态表或状态图画出该电路的时间图如下图所示。图所示。 由状态图和时间图可知，该电路是一个由状态图和时间图可

14、知，该电路是一个模模4 4加加1 1计数器，计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。当收到第四个输入脉冲时，电路产生一个进位输出脉冲。动画演示动画演示第六章 异步时序逻辑电路例例2 2 分析下图所示脉冲异步时序逻辑电路。分析下图所示脉冲异步时序逻辑电路。 第六章 异步时序逻辑电路解：解：该电路的存储该电路的存储电路部分由两个与非门电路部分由两个与非门构成的基本构成的基本R-SR-S触发器组触发器组成。电路有三个输入端成。电路有三个输入端 x x1 1、x x2 2和和x x3 3，一个输出端，一个输出端Z Z，输出，输出Z Z是状态变量的是状态变量的函数，属于函数，属于Moo

15、reMoore型脉冲型脉冲异步时序电路。异步时序电路。 写出输出函数和激励函数表达式写出输出函数和激励函数表达式第六章 异步时序逻辑电路12211223111212321212yyxS yxyxxRxS yxxRyyyyZ列出电路次态真值表列出电路次态真值表根据激励函数表达式和根据激励函数表达式和R-SR-S触发器触发器的功能表，可列出次态真值表如下。的功能表，可列出次态真值表如下。12211223111212321212S S yyxyxyxxRxyxxRyyyyZR SQn+10 0 d0 1 01 0 11 1 Q第六章 异步时序逻辑电路输入输入x x1 1x x2 2x x3 3现态现

16、态y y2 2y y1 1激励函数激励函数R R2 2S S2 2R R1 1S S1 1次态次态y y2 2n+1n+1y y1 1n+1n+11 0 01 0 01 0 01 0 00 1 00 1 00 1 00 1 00 0 10 0 10 0 10 0 10 00 11 01 10 00 11 01 10 00 11 01 11 0 0 11 0 0 11 0 0 11 0 0 11 1 1 10 1 0 11 1 1 00 1 0 10 1 0 10 1 0 10 1 1 10 1 1 11 01 01 01 00 00 01 10 00 00 00 00 1 作出状态表和状态图作

17、出状态表和状态图根据次态真值表和电路输出函数表达式，可作出该电路根据次态真值表和电路输出函数表达式，可作出该电路的状态表如下表所示，状态图如下图所示。的状态表如下表所示，状态图如下图所示。 动画演示动画演示第六章 异步时序逻辑电路现态现态y y2 2y y1 1次态次态y y2 2n+1n+1y y1 1n+1n+1输出输出Z Zx1x2x3000110111010101000001100000000010100 画出时间图并说明电路功能画出时间图并说明电路功能假定输入端假定输入端x x1 1、x x2 2、x x3 3出现脉冲的顺序依次为出现脉冲的顺序依次为“x x1 1x x2 2x x1

18、 1x x3 3x x1 1x x2 2x x3 3x x1 1x x3 3x x2 2”，根据状态表或状态图可，根据状态表或状态图可作出时间图如图所示。作出时间图如图所示。图中，假定电路状态转换发生在输入脉冲作用结束时，因此，转换图中，假定电路状态转换发生在输入脉冲作用结束时，因此，转换时刻与脉冲后沿对齐。时刻与脉冲后沿对齐。 由状态图和时间图可知，该电路当由状态图和时间图可知，该电路当3 3个输入端按个输入端按x x1 1、x x2 2、x x3 3的顺序依的顺序依次出现脉冲时，产生一个次出现脉冲时，产生一个“1 1”输出信号，其他情况下输出为输出信号，其他情况下输出为“0 0”。因此，。

19、因此，该电路是一个该电路是一个 “x1x2x3” 序列检测器。序列检测器。第六章 异步时序逻辑电路一一. . 方法与步骤方法与步骤方法方法: : 设计方法与同步时序逻辑电路设计大致相同，设计方法与同步时序逻辑电路设计大致相同，主要应注意两个问题。主要应注意两个问题。由于不允许两个或两个以上输入端同时为由于不允许两个或两个以上输入端同时为1 1（用（用1 1表示表示有脉冲出现），设计时可以作如下处理：有脉冲出现），设计时可以作如下处理： 当有多个输入信号时，只需考虑多个输入信号中仅一当有多个输入信号时，只需考虑多个输入信号中仅一个为个为1 1的情况；的情况； 在确定激励函数和输出函数时，可将两个

20、或两个以上在确定激励函数和输出函数时，可将两个或两个以上输入同时为输入同时为1 1的情况作为无关条件处理。的情况作为无关条件处理。当存储电路采用带时钟控制端的触发器时，触发器的当存储电路采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。设计时通过对触发器的时钟端时钟端应作为激励函数处理。设计时通过对触发器的时钟端和输入端综合处理，有利于函数简化。和输入端综合处理，有利于函数简化。 6.1.3 6.1.3 脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 第六章 异步时序逻辑电路 设计脉冲异步时序逻设计脉冲异步时序逻辑电路时，辑电路时，4 4种常用时钟种常用时钟控制触发器，可采用

21、如控制触发器，可采用如右所示的激励表。右所示的激励表。 从表中可知，当触从表中可知，当触发器状态保持不变时发器状态保持不变时, ,有两种不同的处理方法：有两种不同的处理方法： 可以令可以令CPCP为为d d，输入，输入端取相应值；也可以令端取相应值；也可以令CPCP为为0 0，输入端取任意，输入端取任意值。值。第六章 异步时序逻辑电路QQn+1CP D0 0d 00 d0 11 11 01 01 1d 10 dQQn+1CP T0 0d 00 d0 11 11 01 11 1d 00 dQQn+1CP J K0 0d 0 d0 d d0 11 1 d1 01 d 11 1d d 00 d dQ

22、Qn+1CP R S0 0d d 00 d d0 11 0 11 01 1 01 1d 0 d0 d d 步骤步骤设计过程与同步时序电路相同，具体如下：设计过程与同步时序电路相同，具体如下： 形成原始状态图形成原始状态图 状态化简状态化简 状态编码状态编码 画逻辑电路图画逻辑电路图 确定激励函数确定激励函数 和输出函数和输出函数第六章 异步时序逻辑电路二二. . 设计举例设计举例 例例1 1 用用T T触发器作为存储元件，设计一个异步模触发器作为存储元件，设计一个异步模8 8加加1 1计计数器，电路对输入端数器，电路对输入端x x出现的脉冲进行计数，当收到第八个出现的脉冲进行计数，当收到第八个

23、脉冲时，输出端脉冲时，输出端Z Z产生一个进位输出脉冲。产生一个进位输出脉冲。 解解: :由题意可知，该电路模型为由题意可知，该电路模型为MealyMealy型。由于状态数目和型。由于状态数目和状态转换关系非常清楚，可直接作出二进制状态图和状态表。状态转换关系非常清楚，可直接作出二进制状态图和状态表。 作出状态图和状态表作出状态图和状态表设电路初始状态为设电路初始状态为“000000”，状态变量用，状态变量用y y3 3、y y2 2、y y1 1表示，表示，可作出二进制状态图如下。可作出二进制状态图如下。第六章 异步时序逻辑电路0001000010100111011101111/01/1x/

24、Zx/Z1/01/01/01/01/01/0相应二进制状态表为相应二进制状态表为第六章 异步时序逻辑电路现现 态态y y3 3y y2 2y y1 1次态次态y y3 3n+1n+1y y2 2n+1n+1y y1 1n+1 n+1 / /输出输出Z Zx = 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1 / 00 1 0 / 00 1 1 / 01 0 0 / 01 0 1 / 01 1 0 / 01 1 1 / 00 0 0 / 1 确定激励函数和输出函数确定激励函数和输出函数假定状态不变时，令相应触发器的时钟端为假定状态不变时，令相应触发器

25、的时钟端为0 0，输入端，输入端T T任意；而状态需要改变时，令相应触发器的时钟端为任意；而状态需要改变时，令相应触发器的时钟端为1(1(有脉有脉冲出现冲出现) )，T T端为端为1 1。根据状态表，可得到根据状态表，可得到x x为为1 1时的激励函数和输出函数真值表时的激励函数和输出函数真值表如下。如下。 第六章 异步时序逻辑电路输入脉冲输入脉冲x x现态现态y y3 3y y2 2y y1 1次态次态y y3 3n+1n+1y y2 2n+1n+1y y1 1n+1n+1激励函数激励函数C C3 3T T3 3C C2 2T T2 2C C1 1T T1 1输出输出Z Z111111110

26、 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1 1 1 1 10 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1 1 1 1 100000001根据激励函数和输出函数真值表，并考虑到根据激励函数和输出函数真值表，并考虑到x x为为0 0时时( (无脉无脉冲输入冲输入, , 电路状态不变电路状态不变) ) ，可令各触发器时钟端为，可令各触发器时钟端为0 0，输入端，输入端T T随意。可得到简化

27、后的激励函数和输出函数表达式如下：随意。可得到简化后的激励函数和输出函数表达式如下： C3 = xy2y1；T3 = 1；C2 = xy1；T2 = 1；C1 = x；T1 = 1；Z = xy3y2y1第六章 异步时序逻辑电路输入脉冲输入脉冲x x现态现态y y3 3y y2 2y y1 1次态次态y y3 3n+1n+1y y2 2n+1n+1y y1 1n+1n+1激励函数激励函数C C3 3T T3 3C C2 2T T2 2C C1 1T T1 1输出输出Z Z111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1

28、11 0 01 0 11 1 01 1 10 0 00 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1 1 1 1 10 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1 1 1 1 100000001 画出逻辑电路图画出逻辑电路图根据激励函数和输出函数表达式，可画出实现给定要求的根据激励函数和输出函数表达式，可画出实现给定要求的逻辑电路如下图所示。逻辑电路如下图所示。第六章 异步时序逻辑电路例例2 2 用用D D触发器作为存储元件，设计一个触发器作为存储元件，设计一个“x x1 1x x2 2x x2 2”序序列检测器。该电路有两个输入列检测器。该电

29、路有两个输入x x1 1和和x x2 2，一个输出，一个输出Z Z。仅当。仅当x x1 1输入输入一个脉冲后，一个脉冲后，x x2 2连续输入两个脉冲时，输出端连续输入两个脉冲时，输出端Z Z由由0 0变为变为1 1，该，该1 1信号一直维持到输入端信号一直维持到输入端x x1 1或或x x2 2再出现脉冲时才由再出现脉冲时才由1 1变为变为0 0。典型输入、输出时间图如下图所示。典型输入、输出时间图如下图所示。 第六章 异步时序逻辑电路解解: :由题意可知，该序列检测器为由题意可知，该序列检测器为MooreMoore型脉冲异步时序型脉冲异步时序电路电路。(1)(1)作出原始状态图和原始状态表

30、作出原始状态图和原始状态表设初始状态为设初始状态为A A，并假定用，并假定用x x1 1表示表示x x1 1端有脉冲输入，端有脉冲输入，x x2 2表表示示x x2 2端有脉冲输入。根据题意可作出原始状态图和原始状态端有脉冲输入。根据题意可作出原始状态图和原始状态表如下。表如下。 演示动画演示动画第六章 异步时序逻辑电路现态现态次态次态输出输出Zx1x2ABCDBBBBACDA0001( 2) ( 2) 状态化简状态化简用观察法检查原始状态表，可知该状态表中的状态均用观察法检查原始状态表，可知该状态表中的状态均不等效，即已为最简状态表。具体如下：不等效，即已为最简状态表。具体如下：ABACAD

31、BCCD第六章 异步时序逻辑电路现态现态次态次态输出输出Z Zx x1 1x x2 2A AB BC CD DB BB BB BB BA AC CD DA A0 00 00 01 1(3) (3) 状态编码状态编码最简状态表中有最简状态表中有4 4个状态，故用两位二进制代码表示。设个状态，故用两位二进制代码表示。设状态变量为状态变量为y y2 2、y y1 1，根据相邻编码法，可采用左下表所示编码，根据相邻编码法，可采用左下表所示编码方案。二进制状态表如右下表所示。方案。二进制状态表如右下表所示。 第六章 异步时序逻辑电路状态状态编码编码y y2 2y y1 1A AB BC CD D0000

32、101001011111现态现态y y2 2y y1 1次态次态y y2 2n+1n+1y y1 1n+1n+1输出输出Z Zx x1 1x x2 20000010110101111101010101010101000001111010100000 00 00 01 1现态现态次态次态输出输出Z Zx x1 1x x2 2A AB BC CD DB BB BB BB BA AC CD DA A0 00 00 01 1(4) (4) 确定输出函数和激励函数确定输出函数和激励函数假定次态与现态相同时，令时钟端取值为假定次态与现态相同时，令时钟端取值为0 0，D D端取值随意端取值随意; ;次态与现

33、态不同时，令次态与现态不同时，令D D端取值与次态相同，时钟端取值为端取值与次态相同，时钟端取值为1(1(有脉冲出现有脉冲出现) )。根据二进制状态表，可得到激励函数和输出函数真值表根据二进制状态表，可得到激励函数和输出函数真值表如下表所示。如下表所示。 第六章 异步时序逻辑电路输入脉冲输入脉冲x x2 2x x1 1现态现态y y2 2y y1 1次态次态y y2 2n+1n+1y y1 1n+1n+1激励函数激励函数C C2 2D D2 2C C1 1D D1 1输出输出Z Z0 10 00 11 01 11 01 01 01 01 1 0 d1 1 1 00 d 0 d0 d 1 000

34、011 00 00 11 01 10 01 10 10 00 d 0 d1 1 0 d1 0 1 11 0 1 00001令输入端无脉冲出现时，各触发器时钟端为令输入端无脉冲出现时，各触发器时钟端为0 0，输入端取，输入端取任意值任意值“d d”，并将两个输入端同时为，并将两个输入端同时为1(1(不允许不允许) )作为无关条件作为无关条件处理，可得到激励函数和输出函数卡诺图如下图所示。处理，可得到激励函数和输出函数卡诺图如下图所示。 第六章 异步时序逻辑电路1211 2211122 2212212yyZ yD yxyxC yDyxyxyxC 1211 2211122 2212212yyZ yD

35、 yxyxC yDyxyxyxC 画出逻辑电路图画出逻辑电路图 根据激励函数和输出函数表达式，可画出该序列检根据激励函数和输出函数表达式，可画出该序列检测器的逻辑电路图如下图所示。测器的逻辑电路图如下图所示。 第六章 异步时序逻辑电路6.2.1 6.2.1 概述概述 前面所述前面所述 脉冲异步时序电路和同步时序电路有两个共同脉冲异步时序电路和同步时序电路有两个共同的特点：的特点： 电路状态的转换是在脉冲作用下实现的；电路状态的转换是在脉冲作用下实现的； 电路对过去输入信号的记忆由触发器的状态体现。电路对过去输入信号的记忆由触发器的状态体现。在同步时序电路中，电路的状态转换受统一的时钟脉冲在同步

36、时序电路中，电路的状态转换受统一的时钟脉冲控制；脉冲异步时序电路中没有统一的时钟脉冲，因此，规控制；脉冲异步时序电路中没有统一的时钟脉冲，因此，规定输入信号为脉冲信号，即控制电路状态转换的脉冲由电路定输入信号为脉冲信号，即控制电路状态转换的脉冲由电路输入端直接提供。输入端直接提供。6.2 6.2 电平异步时序逻辑电路电平异步时序逻辑电路第六章 异步时序逻辑电路事实上，对上述特点可进一步理解如下：事实上，对上述特点可进一步理解如下： 脉冲信号只不过是电平信号的一种特殊形式。所谓电脉冲信号只不过是电平信号的一种特殊形式。所谓电平信号是指信号的平信号是指信号的“0 0”值和值和 “1 1”值的持续时

37、间是随意的，它值的持续时间是随意的，它以电位的变化作为信号的变化。以电位的变化作为信号的变化。如如: :而脉冲信号的而脉冲信号的“1 1”值仅仅维持一个固定的短暂时刻，它值仅仅维持一个固定的短暂时刻，它以脉冲信号的有、无标志信号的变化。以脉冲信号的有、无标志信号的变化。 如如: :显然，电平信号在短时间内的两次变化便形成了脉冲。显然，电平信号在短时间内的两次变化便形成了脉冲。第六章 异步时序逻辑电路电路中的触发器，不管是哪种类型，都是由逻辑门加电路中的触发器，不管是哪种类型，都是由逻辑门加反馈回路构成的。反馈回路构成的。将上述两个特点一般化，便可得到时序逻辑电路中更具将上述两个特点一般化，便可

38、得到时序逻辑电路中更具一般性的另一类电路一般性的另一类电路电平异步时序逻辑电路。电平异步时序逻辑电路。电平异步时序逻辑电路的记忆功能是由反馈回路中的延电平异步时序逻辑电路的记忆功能是由反馈回路中的延迟元件实现的。迟元件实现的。注意：延时加反馈可以实现记忆功能！如注意：延时加反馈可以实现记忆功能！如: :电路中一般不用专门插入延迟元件，而是利用电路本身电路中一般不用专门插入延迟元件，而是利用电路本身固有的分布延迟在反馈回路中的固有的分布延迟在反馈回路中的“集总集总”。 X(t)Y(t+t) tY(t+t) = X(t),Y(t+t) = X(t),说明什说明什吗？有瞬间记忆功能！吗？有瞬间记忆功

39、能！tXYX X与与Y Y关系如何？关系如何？第六章 异步时序逻辑电路一一. .电平异步时序逻辑电路的结构特点电平异步时序逻辑电路的结构特点 结构框图结构框图一般结构模型如下图所示。一般结构模型如下图所示。 图中：图中： x x1 1，x xn n：外部输入信号；：外部输入信号； Z Z1 1，Z Zm m：外部输出信号；：外部输出信号； Y Y1 1，Y Yr r：激励状态；：激励状态； y y1 1，y yr r：二次状态；：二次状态； tt1 1，ttr r：反馈回路中：反馈回路中 的时间延迟。的时间延迟。第六章 异步时序逻辑电路 组成组成电平异步时序逻辑电路可由逻辑门加反馈组成。电平异

40、步时序逻辑电路可由逻辑门加反馈组成。 逻辑方程逻辑方程电路可用以下逻辑方程组描述：电路可用以下逻辑方程组描述：Z Zi i = f = fi i(x(x1 1, ,x,xn n,y,y1 1, ,y,yr r) ) i=1,i=1,m ,m Y Yj j = g = gj j(x(x1 1, ,x,xn n,y,y1 1, ,y,yr r) ) j=1,j=1,r ,r y yj j(t+(t+tj) = Yj(t) tj) = Yj(t) 例如：用例如：用“或非或非”门构门构成的成的R-SR-S触发器。触发器。第六章 异步时序逻辑电路动画演示动画演示 电平异步时序逻辑电路的特点电平异步时序逻

41、辑电路的特点电平异步时序电路具有如下特点：电平异步时序电路具有如下特点： 电路输出和状态的改变是由输入信号电位的变化直接电路输出和状态的改变是由输入信号电位的变化直接引起的，工作速度较高；引起的，工作速度较高； 电路的二次状态和激励电路的二次状态和激励状态仅仅相差一个时间延迟。状态仅仅相差一个时间延迟。 即二次状态即二次状态y y是激励状态是激励状态Y Y经过延迟经过延迟tt后的后的“重现重现”。稳定状态下，激励状态与二次稳定状态下，激励状态与二次状态相同，即状态相同，即 y = Yy = Y。第六章 异步时序逻辑电路 输入信号的一次变化可能引起二次状态的多次变化。输入信号的一次变化可能引起二

42、次状态的多次变化。在稳定状态下输入信号发生变化后在稳定状态下输入信号发生变化后, ,若新的激励状态若新的激励状态Y Y的的值与二次状态值与二次状态y y的值不同的值不同, ,则变化后的则变化后的Y Y经过经过tt的延迟后形成的延迟后形成新的二次状态新的二次状态y y反馈到组合电路输入端反馈到组合电路输入端, ,新的二次状态新的二次状态y y又会又会引起输出引起输出Z Z和激励状态和激励状态Y Y的变化的变化, ,该过程将一直进行到激励状该过程将一直进行到激励状态态Y Y等于二次状态等于二次状态y y，使电路进入一个新的稳定状态为止。，使电路进入一个新的稳定状态为止。 电路在状态转换过电路在状态

43、转换过程中存在稳定状态和非稳程中存在稳定状态和非稳定状态。定状态。稳定状态：稳定状态： Y = y Y = y 非稳定状态：非稳定状态：Y yY y第六章 异步时序逻辑电路 输入信号的约束输入信号的约束 (1)(1)不允许两个或两个以上输入信号同时发生变化。不允许两个或两个以上输入信号同时发生变化。因为客观上不可能有准确的因为客观上不可能有准确的“同时同时”，而微小的时差都，而微小的时差都可能使最终到达的状态不确定。可能使最终到达的状态不确定。(2)(2)输入信号变化引起的电路响应必须完全结束后输入信号变化引起的电路响应必须完全结束后, ,才允才允许输入信号再次变化。换句话说，必须使电路进入稳

44、定状态许输入信号再次变化。换句话说，必须使电路进入稳定状态后，才允许输入信号发生变化。后，才允许输入信号发生变化。以上两条是使电平异步时序电路能可靠工作的基本条件，以上两条是使电平异步时序电路能可靠工作的基本条件，通常将满足上述条件的工作方式称为基本工作方式，并将按基通常将满足上述条件的工作方式称为基本工作方式，并将按基本工作方式工作的电平异步时序逻辑电路称为本工作方式工作的电平异步时序逻辑电路称为基本型电路。基本型电路。0001 10 11 （不允许）（不允许）例如例如第六章 异步时序逻辑电路二二. . 电平异步时序逻辑电路的描述电平异步时序逻辑电路的描述 2. 2. 流程表流程表 流程表：

45、流程表：是一种以卡诺图的格式反映电路输出信号、激是一种以卡诺图的格式反映电路输出信号、激励状态与电路输入信号、二次状态之间关系的一种表格。励状态与电路输入信号、二次状态之间关系的一种表格。1 1逻辑方程逻辑方程 电路可用以下逻辑方程组描述：电路可用以下逻辑方程组描述：Z Zi i = f = fi i(x(x1 1, ,x,xn n,y,y1 1, ,y,yr r) )i=1,i=1,m ,m Y Yj j = g = gj j(x(x1 1, ,x,xn n,y,y1 1, ,y,yr r) )j=1,j=1,r ,r y yj j(t+(t+tj) = Yj(t) tj) = Yj(t)

46、第六章 异步时序逻辑电路流程表的一般格式如下表所示。流程表的一般格式如下表所示。构造流程表应注意两点：构造流程表应注意两点： 将表中与二次状态相同的激励状态加上圆圈，以表示将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳态，否则处于非稳态。电路处于稳态，否则处于非稳态。 将一位输入的各种取值按代码相邻的关系排列将一位输入的各种取值按代码相邻的关系排列( (与卡与卡诺图相同诺图相同) )，以表示输入信号只能在相邻位置上发生变化。，以表示输入信号只能在相邻位置上发生变化。 第六章 异步时序逻辑电路Moore型流程表型流程表二次二次状态状态激励状态激励状态输出输出输入输入xyYZMealy型

47、流程表型流程表二次二次状态状态激励状态激励状态/输出输出输入输入xyY/Z例如，用或非门构成的基本例如，用或非门构成的基本R-SR-S触发器是一个最简单的电触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于平异步时序逻辑电路。该电路的状态即输出，属于MooreMoore型电型电平异步时序逻辑电路的特例。其激励方程为平异步时序逻辑电路的特例。其激励方程为yRSY根据激励方程和约束条件根据激励方程和约束条件RS = 0RS = 0，可作出相应流程表如，可作出相应流程表如下表所示。下表所示。第六章 异步时序逻辑电路R-S触发器流程表触发器流程表二次状态二次状态y激励状态激励状态输出输

48、出RS=00RS=01RS=11RS=10001d00111d01流程表能详细反映电路的工作过程及工作特点！例如：流程表能详细反映电路的工作过程及工作特点！例如：/1x2x1=11011110 01x2x1=10 x2x1=01x2x1=00 激励状态Y2Y1/输出Z二次状态 y2y10011/0 00 11 10/010/010/000/1/0/001/110/011/010/011/011/011/011/0注意：流程表并不能清晰地反映电路的逻辑功能！注意：流程表并不能清晰地反映电路的逻辑功能！第六章 异步时序逻辑电路3. 3. 总态图总态图电平异步时序逻辑电路在输入信号作用下存在稳态和非

49、稳电平异步时序逻辑电路在输入信号作用下存在稳态和非稳态，而且在同一输入信号作用下，可能有一个稳态也可能有多态，而且在同一输入信号作用下，可能有一个稳态也可能有多个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，个稳态，为了对电路的工作状态和逻辑功能作出确切的说明，除了流程表和常用的时间图外，引入了总态和总态图的概念。除了流程表和常用的时间图外，引入了总态和总态图的概念。 总态：总态：指电路输入和二次状态的组合，记作指电路输入和二次状态的组合，记作(x,y)(x,y)。 在流程表中，代表某个二次状态的一行和代表某种输入取在流程表中，代表某个二次状态的一行和代表某种输入取值的一列的交叉点对应一

50、个总态。值的一列的交叉点对应一个总态。 总态图：总态图：反映稳定总态之间转移关系及相应输出的一种反映稳定总态之间转移关系及相应输出的一种有向图。有向图。第六章 异步时序逻辑电路一个电平异步时序逻辑电路的逻辑功能，是由该电路在输一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。的。总态图能够清晰地描述一个电路的逻辑功能。例如，例如，R-SR-S触发器的流程表所对应的总态图如下图所示。触发器的流程表所对应的总态图如下图所示。(00,(00,0 0)

51、/0)/0(01,(01,1 1)/1)/1(10,(10,0 0)/0)/0(00,(00,1 1)/1)/1第六章 异步时序逻辑电路6.2.2 6.2.2 电平异步时序逻辑电路的分析电平异步时序逻辑电路的分析(1)(1)根据逻辑电路图写出输出函根据逻辑电路图写出输出函 数和激励函数表达式；数和激励函数表达式；一一. . 一般步骤一般步骤 分析的一般步骤如下：分析的一般步骤如下：第六章 异步时序逻辑电路(2)(2)作出流程表；作出流程表；(3)(3)作出总态图或时间图；作出总态图或时间图；(4)(4)说明电路逻辑功能。说明电路逻辑功能。二二. .举例举例例例1 1 分析下图所示电平异步时序逻

52、辑电路。分析下图所示电平异步时序逻辑电路。 解解: : 该电路有两个外部输入该电路有两个外部输入x x1 1、x x2 2；两条反馈回路，对；两条反馈回路，对应的激励状态为应的激励状态为Y Y1 1、Y Y2 2, ,二次状态为二次状态为y y1 1、y y2 2；一个外部输出；一个外部输出Z Z。输出仅仅是状态的函数，属于输出仅仅是状态的函数，属于MooreMoore模型。模型。 第六章 异步时序逻辑电路(1) (1) 写出输出函数和激励函数表达式写出输出函数和激励函数表达式1121112212212xyxY yxxyxxYyyZ根据逻辑电路图可写出根据逻辑电路图可写出输出函数和激励函数表达

53、式如下。输出函数和激励函数表达式如下。第六章 异步时序逻辑电路(2)(2)作出流程表作出流程表根据激励函数和输出函根据激励函数和输出函数表达式，可作出流程表如数表达式，可作出流程表如下表所示。下表所示。1121112212212xyxY yxxyxxYyyZ第六章 异步时序逻辑电路(3)(3)作出总态图作出总态图 根据流程表上稳定总态之间的根据流程表上稳定总态之间的关系，可作出下图所示总态图。关系，可作出下图所示总态图。 当电路收到输入序列当电路收到输入序列“001011001011”时时 ，才产生一个高电，才产生一个高电平输出信号，其他情况下均输出低电平。平输出信号，其他情况下均输出低电平。

54、(01,01)/0 (11,01)/0(01,01)/0 (11,01)/0 ( (0000,00)/0 (10,01)/0,00)/0 (10,01)/0( (1010,10)/0 (,10)/0 (1111,11)/,11)/1 1第六章 异步时序逻辑电路第六章 异步时序逻辑电路 为了更直观地描述电路功能，可以进一步作出时间图。为了更直观地描述电路功能，可以进一步作出时间图。作时间图之前，一般先作出总态和输出响应序列。作时间图之前，一般先作出总态和输出响应序列。 假定电路初始总态为假定电路初始总态为(00,00)(00,00)，输入输入x x2 2x x1 1的变化序列为的变化序列为001

55、01101000111100010110100011110，根据流程表可作出总态和输出响应根据流程表可作出总态和输出响应序列如下序列如下: :时时 刻刻 t ti i : t: t0 0 t t1 1 t t2 2 t t3 3 t t4 4 t t5 5 t t6 6 t t7 7输入输入 x x2 2x x1 1 : 00 10 11 01 00 01 11 10: 00 10 11 01 00 01 11 10 总总 态态 ：(00,00) (10,00)(00,00) (10,00)* *(11,10)(11,10)* * (01,11) (01,11)* *(00,01)(00,01

56、)* *(01,00)(01,00)* *(11,01)(10,01)(11,01)(10,01)(x(x2 2x x1 1,y,y2 2y y1 1) ) (10,10)(11,11) (01,01)(00,00)(01,01)(10,10)(11,11) (01,01)(00,00)(01,01) 输输 出出 Z Z ： 0 0 1 0 0 0 0 00 0 1 0 0 0 0 0 注：总态响应序列中加注：总态响应序列中加“* *”的表示是非稳定总态。的表示是非稳定总态。 根据以上总态和输出响根据以上总态和输出响应序列可作出时间图如右图应序列可作出时间图如右图所示。所示。 (4)(4)说明

57、电路功能说明电路功能 从总态图和时间图可以看出，仅当电路收到输入序列从总态图和时间图可以看出，仅当电路收到输入序列“001011001011”时时 ，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电，才产生一个高电平输出信号，其他情况下均输出低电平。因此，该电路是一个路是一个“001011001011”序列检测器。序列检测器。 第六章 异步时序逻辑电路时时 刻刻 t ti i : t: t0 0 t t1 1 t t2 2 t t3 3 t t4 4 t t5 5 t t6 6 t t7 7输入输入 x x2 2x x1 1 : 00 10 11 01 00 01 11 10: 0

58、0 10 11 01 00 01 11 10 总总 态态 ：(00,00) (10,00)(00,00) (10,00)* *(11,10)(11,10)* * (01,11) (01,11)* *(00,01)(00,01)* *(01,00)(01,00)* *(11,01)(10,01)(11,01)(10,01)(x(x2 2x x1 1,y,y2 2y y1 1) ) (10,10)(11,11) (01,01)(00,00)(01,01)(10,10)(11,11) (01,01)(00,00)(01,01) 输输 出出 Z Z ： 0 0 1 0 0 0 0 00 0 1 0 0

59、 0 0 0 动画演示动画演示例例2 2 分析右下图所示电平异步时序逻辑电路分析右下图所示电平异步时序逻辑电路, ,根据给定输根据给定输入波形作出时间图，说明电路功能。入波形作出时间图，说明电路功能。 解：解：该电路有两个输入该电路有两个输入x x1 1和和x x2 2，没有单独的输出函数，没有单独的输出函数，y y2 2和和y y1 1即输出，其延时反馈结构形式如右上图所示。即输出，其延时反馈结构形式如右上图所示。给定输入序列给定输入序列x x2 2 x x1 1：0001111011010000011110110100 动画动画第六章 异步时序逻辑电路1. 1. 写出输出函数表达式写出输出

60、函数表达式1212111221yyyxxxyyxY122111222212yyxxxyyxyxxY 2. 2. 作出流程表作出流程表根据激励函数根据激励函数表达式，可作出该表达式，可作出该电路的流程表如右电路的流程表如右表所示。表所示。 11x2x1=11 激励状态Y2Y101011110 01x2x1=10 x2x1=01x2x1=00二次状态 y2y111101011 00 11 1011111010 011111 第六章 异步时序逻辑电路11x2x1=11 激励状态Y2Y101011110 01x2x1=10 x2x1=01x2x1=00二次状态 y2y111101011 00 11 1