第四章 存储器

1、第六章 存储器接口1现代计算机中都采用三级存储结构：高速缓存(Cache) 主存外存 前2者统称为内存。本章只讨论CPU与内存之间的接口技术。6.1 半导体存储器2一、半导体存储器分类： 通常按制造工艺和存取方式二、半导体存储器的主要性能指标3 1. 存储容量：所含存储元的数量。1存储元可存1个二进制位。 表示方法： 存储单元数每单元所含二进位数 如10244表示该存储芯片有1K个存 储单元、每单元4位。2. 存取时间：又称读写周期。完成一次存储器操 作所需时间。3. 功耗：每存储单元消耗功率的大小。 单位有W/位、mW/位4. 可靠性：指对电磁场和温度变化等的抗干 扰能力。三、存储芯片的组成

2、4 片选信号执行对芯片的使能。 M位地址通过地址译码器，实现2M个单元选一 。 读写信号W/ /R实现读写控制。 被读写的单元的N位数据通过数据缓冲器接入数据总线。 设进入存储芯片的地址线宽度(即MAR的编址数)为M位，数据线宽度为N位。则：存储单元数=2M ，存储容量=2MN。 存储体中的基本存储元有两种排列方式：5 字结构方式：同一芯片上的所有存储元按若干个一组形成不同的存储单元。如，2K8位的芯片，其中每8位一组，共有2K个存储单元。就是包含2K字节。位结构方式：芯片上的所有存储元各自独立，使用时，通常作为不同存储单元的同一位。例，8K1位的芯片，其中的8K个存储元相互独立。要用8个8K

3、1位的芯片组合在一起才能组成8K字节的存储器。一个字节的8个存储元是8个芯片中的同一位6 还有许多芯片同时采用两种方式。 如，2K4位。其中每4位属于同一字节。此时构成2KB的存储器需要2片，同一字节的高4位和低4位分别在不同的芯片中。7例：设要求用2K4的存储器芯片构成16KB容量的存储器，问需要多少片？解：X*(2*1024*4)=16*1024*8 X=16 即需要16片2K4的存储器芯片。6.2 存储器接口技术 同样是要完成三大总线的连接。88288还产生DT/R信号。一、存储器接口中应考虑的问题 1. 存储器与CPU间的时序配合以最大模式下8086的读操作总线周期为例说明。它包含4个

4、时钟周期T1，T2，T3，T4在T1周期主要用于发送地址。包含有：CPU发出指令队列状态信号QS1和QS0、状态信号 (供总线控制器8288生成控制信号之用)。还产生高4位地址有效信号BHE和高4位地址，同时输出地址A15A0。并由8288产生信号ALE把所有地址信号锁存在锁存器中。 T2周期主要用于发送读/写信号，实现低16位地址总线转换成数据总线。9 此时8288发出读信号和DEN信号。DEN使总线收发器被选通，并配合方向信号DT/R就提供了数据由内存流向CPU的通道。(见图) T3周期把数据送上数据总线，并在开始的下降沿检测READY信号是否为低电平(未就绪)。未就绪表示数据尚未送上数据

5、总线，需要等待。于是CPU产生一个等待周期TW，并在TW的下降沿继续检测READY信号，为高电平则表示数据已经送上数据总线，进入T4周期。否则继续生成一个TW待周期。 T4周期CPU从数据总线读取数据，S2S0呈无操作状态，各信号线恢复初态，准备执行下一总线周期。1011T1 T2 T3 T4若系统需要Tw周期，则要设计等待信号发生器。 1213通常保证外设的RDY信号在T2快结束时(即T2上升沿过后)到达。RDY的低电平被T3的下降沿直接同步到触发器2使READY变低电平，送入CPU使之进入等待状态，插入一个等待周期Kw。而RDY的低电平在T3的上升沿才被同步到触发器1。假定RDY在T3快结

6、束时变为高电平，但由于此时触发器1的输出低电平使与门被关闭，所以新周期的下降沿无法同步RDY的高电平，直到新周期上升沿先将它同步到触发器1后，又一个新的时钟周期的下降沿才把高电平的RDY同步到触发器2，可见CPU已经等待了一个时钟周期KW。此时READY输出高电平，使CPU继续运行，这才进入T4周期。也可以说，只要RDY在TW的上升沿到来之前变为高电平，情况就如同上述。如果RDY在TW的上升沿之后变为高电平，CPU就必须再等待一个TW。也就是再插入第2个等待周期。所以说在TW周期对READY的采样是在上升沿进行的。(参考Intel微处理器结构、编程与技术大全) 2. CPU总线负载能力14 C

7、PU的负载能力很小，只有一个TTL负载，这可从有关资料中查到。 对于采用MOS(金属氧化物半导体)存储器的小系统，由于MOS直流负载小，主要是电容负载，故可直接与CPU相连。 对于需要大量内存的大系统，则必须要加缓冲器或驱动器。通常数据总线采用双向驱动器，地址和控制总线用单向驱动器。3. 存储芯片的选用15芯片类型的选用 要考虑对存储器总体性能的要求及要存放的内容。 Cache：用于存放当前访问频率最高的程序和数据，提高CPU的访内存速度，需要高速、小容量即可。 通常选双极性RAM或高速MOS静态RAM芯片。主存：用于存放可或不可改写的数据，要兼顾速度和容量两方面。故需要RAM和ROM两类芯片

8、。16 RAM：容量要求小(64K)则用SRAM。不需要动态刷新，接口简单。容量大则用DRAM，集成度高、功耗小，价格低。但需要动态刷新。 ROM：常选用EPROM(光可擦可编程ROM)和E2PROM(在线电可擦可编程ROM)。 芯片型号的选用17 从存取速度、存储定量、结构和价格考虑。 存取速度： 应与CPU相匹配，容量、结构： 在满足总容量的前提下，选用集成度高、容量大的芯片，因为这样的芯片的总线负载小，价格也相对较低。二、存储器地址译码方法18 在系统中存储器往往由多片存储芯片组成，因此存储器地址译码不仅要进行片的寻址，还要进行片内存储单元的寻址。这样就需要进行片选译码和片内地址译码。片

9、选译码： 采用高位地址。译码电路由用户自行设计。片内译码： 采用低位地址。用户将芯片所需的片内译码地址线接入芯片的引脚即可，具体译码由片内自带的译码器执行。1. 片选控制的译码方法19线选法 直接用高位地址线作存储芯片的片选信号，每根地址线选通一块存储芯片。(见图)例：欲设计一个微机系统，存储容量为8KB，选用2KB的存储芯片实现。所选CPU地址总线为16根，可寻址空间是64KB。试设计存储器地址译码电路，要求片选译码电路用线选法设计。 常用于所需存储容量不大，所用芯片数量不多，CPU寻址空间远远大于存储容量的情况。分析：202KB芯片的片内译码需要11根地址线(211=2048)。总容量要求

10、8KB，所以需要4片2KB的芯片，由于采用线选法，需要4根地址线来实现。由上可见，总共需要15根地址线。而CPU能提供16根地址线。故选用低11位A10A0作片内寻址，4根片选线可在高5位地址线中任选4根，现选A11A14。由于地址信号是高电平有效，而片选信号是低电平有效，所以，用于片选的地址线需通过反相器再接入存储芯片的CS端。21使用线选法有两点要引起注意： 片1地址空间为0800H0FFFH，片2为1000H17FFH，片3为2000H27FFH，片4为4000H47FFH。可见，片2和3、3和4之间的地址分布不连续。 片间的非有效地址不得使用。若不慎使用了非有效地址，可能造成同时选中多

11、片的地址单元，造成严重错误。如地址1800H将同时选中片1和片2的0号地址单元。由于有空闲的地址线，其值可任意为0或1，则会造成地址重迭。例：本例A15空闲， 则地址0FFFH与8FFFH 将选中片1内同一地址单元。这也会给编程带来一些麻烦。22(2)全译码法23 各芯片地址线与低位地址总线直接相连，其余高位地址总线全部参与芯片的片选译码。 例：用具有16根地址线的CPU寻址64KB存储器(由8片8KB存储芯片构成)，其全译码方式的原理图如下： 此法译码的存储器地址连续而且唯一，具有全部存储空间的寻址能力。24 在存储容量较小时，可先用若干连续的译码输出作片选线，其余空闲，留作扩充。(上图)

12、部分译码法 此法是用部分高位地址线进行译码产生片选信号。 常用于不需要全部地址空间的寻址能力(即CPU提供的寻址空间大于系统实际的存储容量)，而采用线选法时地址线又不够用。 由于有部分高位地址线未参加地址译码，所以也存在地址重迭的问题。 例如，系统CPU提供16位地址线，可寻址64KB，但系统当前只需要24KB的内存。采用2-4译码器，A15未参加译码。由于它的取值可为0或1，这就造成了地址重迭的问题。25混合译码法26 此法将线选法与部分译码法相结合。把用于片选的若干高位地址线分为两组，低位组用于部分译码法，高位组用于线选法。 例如，系统CPU提供16位地址线，可寻址64KB，但系统当前只需

13、要由10片2KB的存储芯片构成的20KB的内存。可采用混合译码法如下： 上图中存储器地址分布27片1： 0000H07FFH片2： 0800H0FFFH片3： 1000H17FFH片4： 1800H1FFFH.片8： 3800H3FFFH片9： 4000H47FFH片10： 8000H87FFH注：混合译码法在其线选法译码部分也存在地址重叠和地址不连续的问题。2. 地址译码电路的设计28一般步骤：确定实际存储器在系统整个寻址空间中的位置；根据所选用的存储芯片的容量，画出地址分配图或列出地址分配表。根据地址分配图或分配表确定译码方法，并画出相应的地址位图；选用合适的器件，画出译码电路图。例：设某

14、微机系统地址总线为16位，实际存储容量28KB，其中，RAM区20KB，采用4KB的DRAM芯片；ROM区8KB，采用2KB的EPROM芯片。试设计该存储器的地址译码电路。29设计： 系统16位地址线的最大寻址空间为64KB。 现选用低28KB的内存空间，地址范围00000H06FFFH。其中，00000H04FFFH为RAM区，05000H06FFFH为ROM区。根据芯片容量画地址分配图或地址分配表。 30确定译码方法并画出地址位图。31 由于两类芯片的容量不同，则片内寻址所需的地址位数不同，RAM需要12根，ROM需要11根。于是用于片选译码的地址线位数也不同。 鉴于这种情况，有两种译码方

15、法可用：一、是各自设计独立的片选译码电路。二、是先按大容量芯片进行一次译码，并把译码输出的一部分直接作为大容量芯片的片选。另一部分译码输出则与对小容量芯片来说也应参加片选的地址线共同进行二次译码，以产生小容量芯片的片选信号。 现在我们采用二次译码法。32 先按4KB容量RAM芯片进行片选译码，只能用地址线A15A12，使用A14A12通过3-8译码器可输出8个信号。 将其中5个用于5片RAM的片选信号，另外2个会同小容量ROM芯片所需的片选地址线A11进行二次译码，产生4个ROM芯片的片选信号。剩余1根译码输出留作以后系统扩充时使用。 地址线A15的值固定为0，故可用于作译码允许控制。 据此分

16、析，可画出地址位图如下：33根据地址位图，可画出相应的地址译码电路图如下： 34三、存储器与控制总线、数据总线的连接351. 存储器与控制总线的连接ROM是只读，可用同一引脚CS实现片选和存储器读控制。RAM是可读写，需增加有关控制引脚。方法有二： 使用一条写允许线WE。在CS=0的前提下， WE=1为读；WE=0为写。 使用CE作芯片选通，OE和WE分别控制读、写。 在CE(接CS信号)=0的前提下，OE(接RD信号)=0为读；WE(接WR信号)=0时为写。 存储芯片应尽量选高速的。对慢速芯片应在接口电路中设计等待信号发生器，以在读写时向CPU发出等待请求信号。2. 存储器与数据总线的连接3

17、6 微机系统以字节为单位存取数据，其内存必须以8位为一个存储单元。字长不足8位的芯片，在构成内存时，须用多片并构，以形成具有8位字长的存储单元。6.3 主存储器接口37 存储芯片的类型不同，其接口特性也不同，在使用前应查阅有关技术资料。一、EPROM与CPU的接口常用的Intel公司EPROM芯片产品：2716： 16K位(2K8bit)，24脚双列直插式27C16：高速16K位(2K8bit)，24脚双列直插式2732： 32K位(4K8bit) ，24脚双列直插式2764： 64K位(8K8bit) ，28脚双列直插式27128：128K位(16K8bit) ，28脚双列直插式27256：

18、256K位(32K8bit)， 28脚双列直插式27512：512K位(64K8bit)，28脚双列直插式27010：1M位(128K8bit)，32脚双列直插式27C010：高速1M位(128K8bit)，32脚双列直插式 1. Intel2716的芯片特征(外部引脚与内部结构) 3839 注：芯片中的16K位被分成8个16128的矩阵，地址译码时，低4位地址线进行Y译码生成16条列选线，高7位地址线用于X译码，生成128条行选线。行列选线在每个矩阵中选出相应的1位，构成一个字节输出。 40412. 2716与8位的CPU接口方法(常用的有三种，如图) 42由上图可见： 地址线、数据线分别与相应的地址总线、数据总线直接相连。 VCC接+5V，Vpp由开关控制在不同工作方式下的+25V和+5V之间的切换。 CE和OE则分别由CPU高位地址总线和控制总线译码产生。 3. 例：要求用2716EPROM为某8位CPU设计32KB的ROM存储器。已知该CPU有16位地址线、8位数据线、访存信号M、读信号RD。试画出EPROM与CPU的连接图。43分析： 一片2716的容量为2KB，需要16片。 2716片内寻址需要地址线11根，用系统地址总线A10A0直接接入。 16个芯片需要16个片选信号，使用高位地址线A14A11接入4