CH2 8086系统结构 (1)

1、1第第2 2章章 80868086系统结构系统结构2022-5-8 19:24第第2 2章章 80868086系统结构系统结构2.1 8086-CPU2.1 8086-CPU结构结构2.2 2.2 8086-CPU8086-CPU的引脚功能和系统配置的引脚功能和系统配置2.3 80862.3 8086存储器存储器管理管理2.4 80862.4 8086- -CPUCPU时序时序2.5 2.5 本章小结本章小结2第第2 2章章 80868086系统结构系统结构2022-5-8 19:24第二章第二章 8086系统结构系统结构本章学习重点本章学习重点1、8086-CPU构成，构成，EU、BIU2、

2、8086最小工作方式配置最小工作方式配置3、分段结构和地址形成、分段结构和地址形成4、分段、分段存储、分段存储、分段寻址过程寻址过程5、三总线外特性三总线外特性3第第2 2章章 80868086系统结构系统结构2022-5-8 19:242.1 8086-CPU结构结构一、一、Intel 8086-CPU主要性能主要性能n 数据总线：数据总线：16位内部位内部DB，16位外部位外部DBn 地址总线：地址总线：20位位n 内存空间：内存空间：CPU可直接寻址可直接寻址1MB内存空间内存空间n 端口地址线：端口地址线：16位位n 时钟频率：时钟频率：5MHz、 8MHz、 10MHzn 工作模式：

3、单处理器工作模式、多处理器工作模式工作模式：单处理器工作模式、多处理器工作模式n 指令流队列：（指令流队列：（流水线工作方式）：取指令、执行指流水线工作方式）：取指令、执行指 令令并行并行进行。进行。n 兼容性：与兼容性：与8080、8085兼容兼容220=1M4第第2 2章章 80868086系统结构系统结构2022-5-8 19:24二、二、8086-CPU8086-CPU基本结构基本结构PSW5第第2 2章章 80868086系统结构系统结构2022-5-8 19:24执行单元（执行单元（EUEU）总线接口单元（总线接口单元（BIUBIU）三、三、8086-CPU的内部结构的内部结构 （

4、教材（教材P22 图图2-1 ）6第第2 2章章 80868086系统结构系统结构2022-5-8 19:24负责指令的执行负责指令的执行从指令流队列中取指从指令流队列中取指令、分析指令和执行令、分析指令和执行指令指令n 8086-CPU 8086-CPU内部按功能可分为两部分：内部按功能可分为两部分：BIUBIU、EUEU负责与负责与M M和和I/OI/O设备接设备接口，地址形成、取指口，地址形成、取指令送令送EUEU指令流队列排指令流队列排队、读队、读/ /写操作数、总写操作数、总线控制线控制1 1、BIU BIU （总线接口单元）（总线接口单元）2 2、EU EU （执行单元）（执行单元

5、） 总线控制逻辑总线控制逻辑 指令指针寄存器指令指针寄存器IPIP 段寄存器段寄存器 地址加法器地址加法器 指令流队列指令流队列 算术逻辑单元（算术逻辑单元（ALUALU） EU EU控制电路控制电路 寄存器组寄存器组主要功能主要功能主要部件主要部件主要功能主要功能主要部件主要部件7第第2 2章章 80868086系统结构系统结构2022-5-8 19:24 80868086EUEUBIUBIUBUSBUS取指取指1忙忙取指取指2忙忙执指执指1取指取指3忙忙执指执指2取指取指4忙忙执指执指3取指取指5忙忙执指执指4ttt执指执指5忙忙n 指令流水线结构指令流水线结构 指令指令的的读取读取与与执

6、行执行分别由分别由BIUBIU和和EUEU两部件完成两部件完成， 二者二者既独立又相互配合既独立又相互配合 并行并行工作。工作。优优点点n 减少减少CPUCPU为取指令的等待时间，提高为取指令的等待时间，提高CPUCPU效率效率n 取指令与执行指令并行，降低对取指令与执行指令并行，降低对M M存取速度要求存取速度要求8第第2 2章章 80868086系统结构系统结构2022-5-8 19:24三、主要功能部件三、主要功能部件1、指令流队列（、指令流队列（queue）是一个内部是一个内部RAMRAM阵列，类似先进先出的栈阵列，类似先进先出的栈（StackStack）8086-CPU8086-CP

7、U最多在指令流队列中保存最多在指令流队列中保存6 6个指令字节个指令字节目的：在执行指令的同时可以取指令，加快程序执行速度目的：在执行指令的同时可以取指令，加快程序执行速度u状态标志：存放运算结果的特征状态标志：存放运算结果的特征 6 6个状态标志位个状态标志位(CF(CF，PFPF，AFAF，ZFZF，SFSF，OF)OF)u控制标志：控制某些特殊操作控制标志：控制某些特殊操作 3 3个控制标志位个控制标志位(TF(TF，IFIF，DF)DF)2 2、标志、标志位位寄存器寄存器（PSWPSW）（）（FLAGFLAG）9第第2 2章章 80868086系统结构系统结构2022-5-8 19:2

8、4n 标志标志位寄存器位寄存器PSW具体含义具体含义进位标志进位标志奇偶校验标志奇偶校验标志辅助进位标志辅助进位标志全零标志全零标志符号标志符号标志溢出标志溢出标志方向标志方向标志中断标志中断标志陷阱标志陷阱标志10第第2 2章章 80868086系统结构系统结构2022-5-8 19:24C C 进位标志进位标志 ALU ALU进行算术运算时，反映运算结果最高位有无进位进行算术运算时，反映运算结果最高位有无进位/ /借位。借位。 C =“0” C =“0” 无进位无进位/ /借位借位 NC NC （汇编语言符号）（汇编语言符号） C =“1” C =“1” 有进位有进位/ /借位借位 C C

9、P P 奇偶标志奇偶标志 逻辑运算时，逻辑运算时，P P反映反映ALUALU运算结果运算结果“1 1”的个数的奇偶性。的个数的奇偶性。 P = P = “0 0” ” 奇数个奇数个1 1 POPO P = P = “1 1” ” 偶数个偶数个1 1 PE PE A A 辅助进位标志，辅助进位标志，Ac Ac A A位反映位反映ALUALU进行算术运算时，进行算术运算时，D3D3向向D4D4是否有无进位是否有无进位/ /借位。借位。 A =“0” A =“0” 无进位无进位/ /借位借位 A =“1” A =“1” 有进位有进位/ /借位借位 A A位通常供位通常供CPUCPU内部调整用内部调整

10、用 n 状态状态标志位的名称和标志位的名称和定义定义（Carry Carry ）（ParityParity）(Odd)(Odd)(Even)(Even)（Auxiliary Carry）11第第2 2章章 80868086系统结构系统结构2022-5-8 19:24Z Z 全零标志全零标志 ALU ALU运算结果是否为零，适用于算术、逻辑运算。运算结果是否为零，适用于算术、逻辑运算。 Z =“0” Z =“0” 结果不为零结果不为零 NZNZ Z =“1” Z =“1” 有进位有进位/ /借位借位 Z ZS S 符号标志符号标志 ALU ALU运算结果最高位。运算结果最高位。 S = S =

11、“0 0” ” 结果为正结果为正 NSNS S = S = “1 1” ” 结果为负结果为负 S SO O 溢出标志溢出标志 判断带符号数加减运算结果是否溢出。判断带符号数加减运算结果是否溢出。 O =“0” O =“0” 溢出溢出 NONO O =“1” O =“1” 不溢出不溢出 O O 无符号数溢出判断用无符号数溢出判断用C C标志。标志。 n 状态状态标志位的名称和标志位的名称和定义定义 （续前）（续前） （Zero Zero ）（SignSign）（OverflowOverflow）12第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n 控制标志控制标志位

12、的名称和位的名称和定义定义T T 单步标志、陷阱标志单步标志、陷阱标志 T=1 T=1可使微处理器进入跟踪方式，即单步调试状态。可使微处理器进入跟踪方式，即单步调试状态。 I I 中断允许标志中断允许标志 用来控制用来控制CPUCPU是否允许响应可屏蔽中断。是否允许响应可屏蔽中断。 I = I = “0 0” ” 表示不允许表示不允许CPUCPU响应可屏蔽中断响应可屏蔽中断 I = I = “1 1” ” 表示允许表示允许CPUCPU响应可屏蔽中断。响应可屏蔽中断。 可用指令置位和复位可用指令置位和复位D D 方向标志方向标志 用于指定字符串处理指令的步进方向。用于指定字符串处理指令的步进方向

13、。 D =“0” D =“0” 递增方向递增方向 低地址向高地址方向进行低地址向高地址方向进行 D =“1” D =“1” 递减方向递减方向 高地址向低地址方向进行高地址向低地址方向进行 可用指令置位和复位可用指令置位和复位 （Trap Trap ）（Interrupt EnableInterrupt Enable）（DirectionDirection）13第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n 寄存器：用于存放运算过程中所需要操作数寄存器：用于存放运算过程中所需要操作数地址地址、操作数操作数 及及中间结果中间结果；n 特点：在特点：在CPU内部；内部

14、； 存取速度比存储器快得多；存取速度比存储器快得多； 容量小；容量小；n 8086-CPU内部有内部有4组组16位寄存器。位寄存器。3 3、寄存器阵列、寄存器阵列 （Register RankRegister Rank）14第第2 2章章 80868086系统结构系统结构2022-5-8 19:24目的变址寄存器 Destination IndexAX 累加器 AccumulatorBX 基数寄存器BaseCX 计数寄存器CountDX 数据寄存器DataBL数据段寄存器Data Segment附加段寄存器Extra Segment堆栈段寄存器Stack Segment代码段寄存器Code S

15、egment状态标志寄存器Program Status Word指令指针寄存器Instruction Pointer变址寄存器段寄存器控制寄存器通用寄存器源变址寄存器 Source Index基址指针寄存器 Base Pointer堆栈指针寄存器 Stack Pointer指针寄存器数据寄存器8086-CPU 寄存器组寄存器组15第第2 2章章 80868086系统结构系统结构2022-5-8 19:24（1）通用寄存器组n 常用来存放参与运算的操作数或运算结果n 特殊用途见 P25表2-1 16第第2 2章章 80868086系统结构系统结构2022-5-8 19:24（2）指针和变址寄存器

16、n 可可作通用寄存器，存放一般操作数或运算作通用寄存器，存放一般操作数或运算结果结果n 作作指针和变址寄存器，用于存放某指针和变址寄存器，用于存放某段内偏移量（段内偏移量（offset）17第第2 2章章 80868086系统结构系统结构2022-5-8 19:24（3）段寄存器n 用于存放逻辑段的段用于存放逻辑段的段基地址（首地址）基地址（首地址）18第第2 2章章 80868086系统结构系统结构2022-5-8 19:24（4）指令指针和标志位寄存器n IP存放下一条指令在现行代码段中的偏移地址存放下一条指令在现行代码段中的偏移地址n PSW用来存放运算结果的特征，常用作后续用来存放运算

17、结果的特征，常用作后续条件转移条件转移 指令指令的转移控制条件。的转移控制条件。19第第2 2章章 80868086系统结构系统结构2022-5-8 19:242.2 8086-CPU的引脚功能和系统配置1、8086-CPU芯片：40引脚、双列直插式封装、由于工艺限制， 部分引脚采用分时复用技术；2、8086CPU有两种工作模式：n最小模式：只有8086-CPU一个处理器（单机系统）n最大模式：有两个或多个微处理器，系统中所需要的控制信号由总线控制器8288提供（多机系统）一、概述一、概述20第第2 2章章 80868086系统结构系统结构2022-5-8 19:24二、二、8086-CPU引

18、脚引脚定义定义21第第2 2章章 80868086系统结构系统结构2022-5-8 19:248086 CLKMX/MNRESETREADYALEBHE-ADAD1916S6S3150AD ADDENRDTIOMWRRDHOLDHLDAINTRINTA时钟发生器时钟发生器+5v 地址锁存器地址锁存器 38282 OE 总线收发器总线收发器OE28286 T2016地址总线地址总线数据总线数据总线控制总线控制总线8086 8086 最小方式最小方式系统系统( (最小模式最小模式) )的的基本配置基本配置STB BHE22第第2 2章章 80868086系统结构系统结构2022-5-8 19:24

19、三、引脚信号功能三、引脚信号功能1、AD15-0 低低16位位 地址地址/数据分时复用数据分时复用 （ 双向、三态）双向、三态） 采用分时方式传送地址或数据的复用引脚采用分时方式传送地址或数据的复用引脚若把完成一次输入若把完成一次输入/ /输出操作称为总线周期输出操作称为总线周期T1T3T1： 当当ALE（Address Latch Enable）有效时，）有效时， AD15-0 锁存到地址锁存到地址 锁存器中，用来输出要访问的存储单元或锁存器中，用来输出要访问的存储单元或I/OI/O端口的地端口的地1616位地址；位地址；T2T3：ALE无效，写周期：输出数据，无效，写周期：输出数据， D1

20、5-0 读周期：呈高阻状态。读周期：呈高阻状态。2、A19/S6 A16/S3 地址地址/状态复用状态复用 （ 三态、输出）三态、输出） 在总线周期的在总线周期的T1，用来输出，用来输出 A19-16在其它时钟周期，用来输出状态信息在其它时钟周期，用来输出状态信息（有关状态，自己看）（有关状态，自己看）23第第2 2章章 80868086系统结构系统结构2022-5-8 19:24（1 1）系统控制线（）系统控制线（CPUCPU输出）（输出）（7 7） （2 2）CPUCPU控制信号（输入控制信号（输入CPUCPU）（）（5 5） （3 3）中断处理信号）中断处理信号（3 3） （4 4）总线

21、控制信号总线控制信号（DMADMA方式）（方式）（2 2） 3、控制信号、控制信号M/IO、ALE、BHE、RD、WR、DT/R、DEN RESET、CLK、READY、TEST、MN/MXNMI、INTR、INTAHOLD、HLDA24第第2 2章章 80868086系统结构系统结构2022-5-8 19:24四、四、80868086系统配置系统配置1 1、系统配置方式、系统配置方式n 最小模式、最大模式最小模式、最大模式2 2、系统配置特点、系统配置特点n 最小模式最小模式是单机系统。系统中所需要的控制信号全部由是单机系统。系统中所需要的控制信号全部由8086-CPU8086-CPU本本

22、身直接提供。身直接提供。n 最大模式最大模式可构成多处理机系统，系统中所需要的控制信号由总线控可构成多处理机系统，系统中所需要的控制信号由总线控 制器制器82888288提供。提供。 8086-CPU8086-CPU构成的最小模式的基本配置，除了存储器、构成的最小模式的基本配置，除了存储器、I IO O接口芯片接口芯片外，还要加入：外，还要加入：n1 1片片8284A8284A，构成时钟发生器，构成时钟发生器n3 3片片8282/82838282/8283或或74LS37374LS373，作为地址锁存器，作为地址锁存器 解决引脚分时复用问题解决引脚分时复用问题n2 2片片8288286 6 /

23、 /82878287或或74LS245 74LS245 ，作为双向数据总线收发器，作为双向数据总线收发器 增强增强CPUCPU总线驱动能力总线驱动能力3 3、最小、最小模式系统模式系统25第第2 2章章 80868086系统结构系统结构2022-5-8 19:244 4、8086-CPU8086-CPU构成的最小模式的典型配置构成的最小模式的典型配置26第第2 2章章 80868086系统结构系统结构2022-5-8 19:24u具有三态缓冲功能的具有三态缓冲功能的8 8位数据锁存器；位数据锁存器； u82828282的输入和输出信号同相的输入和输出信号同相(8283(8283反相反相) )。

24、（1）地址）地址锁存器锁存器8282/8283课下自学有关器件（接口芯片）课下自学有关器件（接口芯片）自学自学27第第2 2章章 80868086系统结构系统结构2022-5-8 19:24u三态三态8 8位双向数据收发器，可增加驱动能力；位双向数据收发器，可增加驱动能力；u82868286数据输入与输出同相数据输入与输出同相(8287(8287反相反相) )。（2）双向）双向数据总线收发器数据总线收发器8286/8287自学自学28第第2 2章章 80868086系统结构系统结构2022-5-8 19:24u产生产生CLKCLK信号，做信号，做CPUCPU内部和外部的时间基准信号内部和外部的

25、时间基准信号（3）时钟发生器）时钟发生器8284自学自学29第第2 2章章 80868086系统结构系统结构2022-5-8 19:242.3 8086存储器管理存储器管理一一、80868086存储器组织及其寻址存储器组织及其寻址回顾最小回顾最小工作方式工作方式地址线地址线A19-0 寻址范围：寻址范围：00000H FFFFFH，220 = 1Mbyte线性空间线性空间00000HD7 D0220-1FFFFFH0问题问题CPUCPU怎么去找到怎么去找到M M中某个具体单元呢？中某个具体单元呢？如：如：MOV AL，34567HCPU发读指令，根据指令中的发读指令，根据指令中的地址编号（地址

26、编号（20位二进制编码）位二进制编码）8DH AL用用20位寄存器（指针）存放地址编码位寄存器（指针）存放地址编码没有没有2020位寄存位寄存器，只有器，只有1616位位？30第第2 2章章 80868086系统结构系统结构2022-5-8 19:24分段管理的原因：分段管理的原因：80868086系统有系统有2020根地址线可寻址根地址线可寻址1MB1MB内存空间，即需要内存空间，即需要2020位位的物理地址，但的物理地址，但CPUCPU内部寄存器只有内部寄存器只有1616位（只能寻址位（只能寻址64K64K字节）。为扩大字节）。为扩大寻址范围，所以采取存储器的分段管理。寻址范围，所以采取存

27、储器的分段管理。n存储器分段结构存储器分段结构复习复习CPU内部结构内部结构CPUCPU中有多个中有多个1616位寄存器，有位寄存器，有4 4个个1616位段寄存器（位段寄存器（CSCS、SSSS、DSDS、ESES）00000HD7 D0220-1FFFFFH0216 = 64K， 64K16 = 1Mbyte冯冯诺依曼理论：诺依曼理论：程序与数据分开存放程序与数据分开存放代码段：代码段：CS数据段：数据段：DS、ES堆栈段：堆栈段：SS16位位寄存器寄存器31第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n分段基本思路分段基本思路 1MB存储空间分成多个逻辑空

28、间，每一个逻辑空间是存储器中可独立寻址的一个逻辑单位，称逻辑段，每个段的长度最大64K字节。n 实际分段思路实际分段思路 为了适应多任务要求，分成16个段 不灵活。为了提高存储器效率，每 段大小空间可灵活设置，也可以实 现段重叠。n 若能够设定段的首地址就更加方便灵活，若能够设定段的首地址就更加方便灵活， 可以提高存储器使用效率。可以提高存储器使用效率。？思考思考16位段寄存器如何表示位段寄存器如何表示20位段首地址位段首地址32第第2 2章章 80868086系统结构系统结构2022-5-8 19:24是一个能被是一个能被16整除的整除的20位地址位地址n 每个段首地址每个段首地址 最低最低

29、4位为位为 0000B 如：如：01111100110111110000B最低最低1位为位为 0H 如：如：7CDF0Hn 段首地址的高段首地址的高16位称为位称为段地址段地址、段基址段基址、段首址段首址n 四个段地址分别存放在四个段寄存器中：四个段地址分别存放在四个段寄存器中：CS DS SS ES几个术语几个术语（1 1）有效段地址）有效段地址 能被能被1616整除的整除的2020位存储器地址。每隔位存储器地址。每隔1616个单元就有一个个单元就有一个 有效段地址。有效段地址。（2 2）物理地址）物理地址 任一任一2020位的实际地址编码，也称为内存单元的物理地址。位的实际地址编码，也称为

30、内存单元的物理地址。 （真实地址）（真实地址）（3 3）偏移地址）偏移地址 每段最大每段最大64K64K，故段内任一存储单元地址可用相对于段首，故段内任一存储单元地址可用相对于段首 址的址的1616位偏移量来表示。位偏移量来表示。33第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n逻辑地址：逻辑地址：存储器的任一个逻辑地址由段基址和偏移地址组成存储器的任一个逻辑地址由段基址和偏移地址组成 ，程序设计程序设计时采用。时采用。 如如 段地址：偏移地址段地址：偏移地址 17BC:FE3617BC:FE36n物理地址：物理地址：存储器的绝对地址，从存储器的绝对地址，从00

31、000 00000 FFFFFHFFFFFH，它是由逻辑，它是由逻辑 地址变换而来。地址变换而来。 即：即：物理地址物理地址= =段基址段基址16 + 16 + 偏移地址。偏移地址。放在段寄存器中放在段寄存器中的地址（的地址（CSCS、DSDS、ESES、SSSS）从段地址开始的相对偏移位从段地址开始的相对偏移位置（放在指令指针寄存器置（放在指令指针寄存器IPIP、1616位通用寄存器位通用寄存器中或指令直中或指令直接给出）接给出）二、物理地址的形成二、物理地址的形成34第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n用用BIUBIU中的中的2020位位地址加法器

32、地址加法器来实现来实现nCPUCPU访问内存时，段寄存器的内容访问内存时，段寄存器的内容( (段基址段基址) )自动左移自动左移4 4位位( (二进制二进制) )，与段内与段内1616位地址偏移量相加，形位地址偏移量相加，形成成2020位的物理地址；位的物理地址；n物理地址形成过程物理地址形成过程00000000段基址段基址1616位位偏移地址偏移地址1616位位地址加法器地址加法器物理地址物理地址2020位位64K17BC0H17BC0H（段首址）（段首址）279F6H279F6H27BBFH27BBFH（段末址）（段末址）17BC偏移地址偏移地址offset35第第2 2章章 808680

33、86系统结构系统结构2022-5-8 19:24三、分段存储和分段寻址三、分段存储和分段寻址1、分段存储、分段存储 存储信息：程序指令，数据、系统状态。存储信息：程序指令，数据、系统状态。存储器空间按信息特征进行分段存储，为了寻址和操作方便。一般分段：程序段、数据段、堆栈段。一般分段：程序段、数据段、堆栈段。程序区：存储程序的指令代码程序区：存储程序的指令代码 CSCS代码段基址代码段基址数据区：存储原始数据，中间结果数据区：存储原始数据，中间结果 DSDS数据段基址数据段基址 和最后结果和最后结果 ESES附加段基址附加段基址堆栈区：存储压入堆栈的系统堆栈区：存储压入堆栈的系统 SSSS堆栈

34、段基址堆栈段基址 有关数据或状态信息有关数据或状态信息36第第2 2章章 80868086系统结构系统结构2022-5-8 19:24段基址CSCS偏移地址IPIP段基址DSDS或ESESSISI，DIDI或BXBX段基址SSSSSPSP或BPBP代码段数据段堆栈段访问存储器的操作类型不同， BIU所使用的逻辑地址来源也不同。2 2、分段寻址、分段寻址分段寻址分段寻址的的 优优 点点n 扩展了寻址空间扩展了寻址空间n 便于存储器的读写操作便于存储器的读写操作n 不同任务的程序代码、数据和状态分别存放在该任务所对不同任务的程序代码、数据和状态分别存放在该任务所对 应的代码段、数据段和堆栈段，便于

35、任务之间切换应的代码段、数据段和堆栈段，便于任务之间切换37第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n有逻辑地址 DS：DI1000H：2000H, 求物理地址n物理地址为： DS16 + DI = 1000H10H2000H = 12000Hn已知物理地址12345H，写出两组逻辑地址n 1000H：2345H 1234H：0005H 1001H：2335H 逻辑地址表示、物理地址形成示例逻辑地址表示、物理地址形成示例 例例1:1:38第第2 2章章 80868086系统结构系统结构2022-5-8 19:24 已知已知CS=1055H，DS=250AH，

36、ES=2EF0H, SS=8FF0H, ,数据段数据段有一操作数，其偏移地址有一操作数，其偏移地址=0204H， （1) 1) 画出各段在内存中的分布画出各段在内存中的分布 （2) 2) 指出各段首地址指出各段首地址 （3) 3) 该操作数的物理地址该操作数的物理地址= =？10550H250A0H2EF00H8FF00HSS CSDSES操作数操作数的物理地址为：的物理地址为：250AH10H + 0204H = 252A4H例例2:2:逻辑地址表示、物理地址形成示例（续前）逻辑地址表示、物理地址形成示例（续前） 解答：解答：各段分布及段首址见右图所示；各段分布及段首址见右图所示；39第第2

37、 2章章 80868086系统结构系统结构2022-5-8 19:24n8086系统中，1MB的存储器空间分成两个存储体：偶地址库和奇地址库，各512KB，示意图如下：四、四、8086存储器的分体结构存储器的分体结构1、分体结构的概念、分体结构的概念存储器是按字节编码的存储器是按字节编码的线性结构，但线性结构，但80868086最多最多可一次读写一个字可一次读写一个字40第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n偶地址库偶地址库与与8086数据线数据线低低8位相连，由位相连，由A0控制控制 奇地址库奇地址库与数据线与数据线高高8位相连，由位相连，由BHE控制

38、控制41第第2 2章章 80868086系统结构系统结构2022-5-8 19:24nA A0 0、BHEBHE功能组合如下表所示：功能组合如下表所示：42第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n数据的存储与表示：数据的存储与表示：n字节数据：字节数据：一个字节存储一个单元；如存储单元一个字节存储一个单元；如存储单元00100H 中的内容为中的内容为34H，可表示为：（，可表示为：（00100H）= 34Hn字数据：字数据：一个字存于相邻两个单元（小地址格式）；一个字存于相邻两个单元（小地址格式）； 如：（如：（00100H）= 1234H；（；（0010

39、3H）= 0152Hn一个字可以从偶地址开始存放（称一个字可以从偶地址开始存放（称规则字规则字），）， 也可以从奇地址开始存放（称也可以从奇地址开始存放（称非规则字非规则字） 。2、分体结构的读写操作、分体结构的读写操作AB670065CH0065DHAB670065CHAB670065FH00660H0065FHAB67规则字规则字非规则字非规则字43第第2 2章章 80868086系统结构系统结构2022-5-8 19:24n 8086CPU 访问存储器时，总是以字为单位进行， 并 从偶地址开始。332211001000000（a）从偶地址开始读一个字节）从偶地址开始读一个字节332211

40、00100001110001（b）从奇地址开始读一个字节）从奇地址开始读一个字节44第第2 2章章 80868086系统结构系统结构2022-5-8 19:24若字单元地址从偶地偶地址址开始，读写一个字只需访问一次一次存储器若字单元地址从奇地奇地址址开始，读写一个字需访问两次两次存储器3322110010000100022233（c）从偶地址开始读一个字）从偶地址开始读一个字3322110010000100012211（d）从奇地址开始读一个字）从奇地址开始读一个字n 分为一次读写或两次读写分为一次读写或两次读写45第第2 2章章 80868086系统结构系统结构2022-5-8 19:242.4 8086-CPU时序时序 想要了解指令的执行过程，除了了解CPU内部结构外，还必须了解CPU时序。一、基本概念一、基本概念1、时序 芯片引脚在时钟信号(从CLK接入)统一控制下，按一定的 时间顺序发出有效信号，这个时间顺序就是时序。2、时序图 描述某一操作过程中芯片上有关引脚信号