数字逻辑与数字电路4

1、数字逻辑与数字电路数字逻辑与数字电路作者：徐晓光 l 4.1 概述l 前面我们学习了组合逻辑电路的有关知识，后面我们将要进入知识的学习章节。l 时序逻辑电路的特点是：电路具有、电路的输出不但可能与当前的输入有关，还与电路以前的状态有关。l 触发器是组成时序逻辑电路的基本单元。l 时序逻辑电路中一个重要的基本概念是电路的。时序逻辑电路能够在输入信号的作用下，从一个状态（现态）变换到另一个状态（次态）。l 为了描述时序逻辑电路的工作情况，我们常常使用来形象地表示电路状态变化的规律。l 一般地，我们将电路的各个状态用字母命名，并在状态转换图中用一个圆把字母圈起来表示；进一步地我们用带箭头的弧线描述状

2、态的转换；最后在弧线处加上文字说明。状态名输入/输出l 状态转换图的例子见图4-1所示。图4-1表示电路有4个状态：A、B、C、D，当处于状态A时，如果输入为00，则状态不变，同时输出为0；如果输入为01或1x，则输出为0，然后状态转换到B。l 当处于状态B时，如果输入为10，则输出为1，然后状态转换到D。当处于状态C时，如果输入为00，则输出为1，然后状态转换到D；如果输入为1x或01，则输出为0，然后状态转换到B。注意：弧线处输入/输出文字说明中的输出，是状态转换到次态之前的输出数值l 其它状态转换过程与上述类似，我们就不再全部列出了。（Flip-Flop）为的简称，是一种具有两个稳定状态

3、的逻辑电路。它的两个稳定状态，正好可以用来表示二进制数的0和1。l 实际上具有两个稳定状态的逻辑电路还有触发器与（Latch）之分。二者的差别在于：锁存器是由的电路，而触发器是由的电路。l 时序逻辑电路常常用多个触发器构成，这时电路的状态是由这多个触发器状态排列而成的总的状态。如包含有2个触发器的时序电路，可以形成22=4种电路状态；包含4个触发器的时序电路，可以形成24=16种电路状态。l 4.2.1 l 基本RS锁存器是最简单的双稳态锁存器，它由两个与非门（或非门也行）交叉连接而成。它有两个输入激励信号端：R(Reset)端是锁存器的，S(Set)端是锁存器的。如图4-2所示。l 4.2

4、l 图4-2b的逻辑符号明确表示了基本RS锁存器的逻辑功能。图中的R表示复位输入，S表示置位输入。输入端的小圆圈表示为低电平触发方式。置位输入复位输入低电平触发非输出l 我们将电路的稳态（）记为触发器和锁存器的状态，而将电路的另一稳态（）记为触发器和锁存器的 状态。l 对于图4-2所示的基本RS锁存器来说，其工作原理分析如下：l （1）当在S输入端加入一个负向脉冲，R输入端保持高电平时；在负向脉冲期间，输出Q一定为高电平，一定为低电平。脉冲过后，R、S均保持在高电平上；电路将保持这种状态（Q的低电平可以维持Q的高电平，反之Q的高电平又能够维持Q的低电平），即锁存器处于1状态上。l 可以看出，S

5、输入端加入负向脉冲（R输入端保持高电平），能够起到使锁存器状态为1的作用。我们把这叫做锁存器的（Set），将S输入端称为锁存器的置位端。现在它是低电平有效的，图4-2b中R，S端上的小圆圈就表示低电平有效的意思。l 在关于逻辑符号的标准中，将具有上述功能的输入方式称为。即S输入就是能够将电路的输出状态置1的输入。l （2）当在R输入端加入一个负向脉冲，S输入端保持高电平时；在负向脉冲期间，输出Q一定为低电平，Q 一定为高电平。脉冲过后，R、S均保持在高电平上；电路将保持这种状态，即锁存器处于0状态上。l 可以看出，R输入端加入负向脉冲（S端保持高电平），能够起到使锁存器状态为0的作用。我们把这

6、叫做锁存器的（Reset），将R输入端称为锁存器的复位端。现在它是低电平有效的。l 在关于逻辑符号的标准中，将具有上述功能的输入方式称为。即R输入是能够将电路的输出状态置0的输入。l （3）如果R、S输入端均不加负向脉冲，都保持在高电平上；则锁存器的状态将保持在某一状态上不变，或为1状态，或为0状态。l （4）如果在R、S输入端同时加上负向脉冲，当脉冲同时撤除后锁存器的状态将跳变到某一种稳态上。由于这种状态的跳变是要由两个与非门竞争来产生最后的结果，所以当脉冲过后，锁存器的状态是无法事先确定的，具有一定的l 在实际应用中应该避免这种使触发器和锁存器状态无法事先确定的情况出现。l 我们将基本RS

7、锁存器的特性总结在表4-1中。 表4-1 基本RS锁存器的真值表RSQn+1说 明0110101001Qn不确定复位置位保持应避免注意：该真值表中的输入0均表示在输入端施加低电平，然后又回到高电平的意思。图4-3是四RS锁存器74LS279的逻辑符号。该电路包含4个RS锁存器，而每个锁存器只有一个Q输出端子。l 1.由于两个门电路是完全相同的，基本RS锁存器的电路结构存在对称性。所以当电路（刚接通电源）时， RS锁存器的状态可能是两种稳态中的某一种。但具体为哪一种状态，却是事先无法确定的，具有随机性。l 2.对于表4-1，输入值0应当理解为：输入低电平、然后又跳回到高电平，此时的输出状态，才是

8、表中的Qn+1。l 3.特别是当两个输入均为0时，。但当两个输入跳回到1时，电路状态会从11变成某一个稳态（01或10）。其结果是事先无法确定的。l 4.由于RS锁存器能够在两种状态之间跳变，且状态跳变过程是一种过程，速度极快。所以在实际中，也可以用直接将锁存器输出端与地(或正电源)，短时间地的方法，对锁存器进行复位或置位操作。l 4.2.2 l 在基本RS锁存器基础上加入两个就构成了同步RS锁存器，如图4-4所示。图4-4 同步RS锁存器控制门时钟信号C表示控制关联数字1指示被C1控制无数字表示不受控制，即直接置位l 工作时在CP端上加入时钟脉冲信号，R、S端的信号只有在CP为高电平期间才会

9、起作用。当时钟脉冲过后触发器的状态如表4-2所示，同步触发器的信号波形如图4-5所示。l 应当注意此处R、S信号是的。l 图4-4b的逻辑符号明确表示了电路的逻辑功能。方框中的符号C为符，它指明了R和S输入端受CP信号的控制。只有当CP为高电平时，R和S输入才起作用。l 关联符C后的数字（图中的C1）指明了关联所影响的对象。符号方框中具有同样数字的对象（图中的1R和1S）才是关联所影响的。l 所以图4-4b所示的逻辑符号明确区分了受时钟控制的RS输入端和不受时钟控制的RS输入端，也即直接复位端和直接置位端。l 应当注意：控制关联符C能够很好地描述锁存器和触发器的输入特性，所以它在时序逻辑集成电

10、路的逻辑符号中是十分常见的。因此读者应当认真理解其概念、熟练掌握其用法。l 注意：真值表4-2应当理解为是时钟脉冲CP出现过后，电路的状态情况。表4-2 同步RS锁存器的真值表 RSQn+1说 明0101100110Qn不确定置位复位保持应避免CP出现过后的状态CP出现期间的输入电平CP为高电平期间CP出现过后状态不变（保持）状态置位状态不定状态确定l Rd、Sd称为和，它们在图4-5中没有示出。l Rd、Sd平时应置于高电平上，只有在对锁存器、触发器进行置位或复位操作时才加入负向脉冲。l 根据表4-2得到同步RS锁存器输出信号的逻辑表达式为：Qn+1= RS+RSQn RS= 0()l 约束

11、条件指明：电路工作中不允许出现RS同时为1的情况。l 描述同步RS锁存器输出信号的卡诺图如图4-6所示，化简后得到同步RS锁存器的为： Qn+1= S+RQn RS= 0(约束条件) (4-1)l 根据同步RS锁存器特性，还可以画出它的状态转换图，见图4-7。l 时序逻辑（sequential logic）电路的特点l 时序逻辑电路的“状态”（state）l 状态转换图(state diagram)l 锁存器（latch），触发器（flip-flop）l 电平触发（level trigger）l 脉冲边沿触发（pulse edge trigger）l 置位(set)，复位(reset)l 关联

12、标注（dependency notation）l C关联（control dependency ）l 同步(sychronous)，异步(asychronous)l 同步置位，异步置位；l 同步复位，异步复位l 特性方程（characteristic equation）是在以锁存器为基础发展起来的功能更加完善的双稳态电路。l RS锁存器在使用时，必须避免导致次态不确定的激励输入的问题。而触发器就不存在这一问题。另外，触发器的触发方式采用的是与锁存器的不同的方式。l 触发器的种类有JK触发器、D触发器和T触发器等。l JK触发器具有功能齐备，使用灵活的优点。l JK触发器的两个激励输入端子为分别

13、为J和K端。它们不同的信号组合，可以让触发器工作于“置位”、“复位”、“保持”和“翻转”等4种方式上。l 要实现触发器的状态翻转（Toggle）功能，就需要将电路的现态也作为激励信号输入。同时还必须设法解决“空翻”问题。所谓，就是指电路状态出现多次翻转的现象。实用的触发器电路在一次激励作用下只允许翻转一次。l 避免“空翻”出现的方法有许多，如采用“主从结构”和“维持阻塞”电路等。l 1.主从结构的JK触发器l 采用来实现的JK触发器如图4-8所示。图4-8 主从JK触发器l 主从JK触发器的工作原理如下：在时钟脉冲CP为高电平期间，J、K端信号被存入主触发器中；但此时从触发器是锁闭的，输出状态

14、不变。当时钟脉冲CP的下降沿时，主触发器被锁闭；从触发器打开，输出状态变化。同时主触发器被锁闭，状态不会再受J、K信号的影响了。l 因此主从JK触发器的输出状态，仅在时钟脉冲CP的下降沿时才会发生跳变，而且输出状态是由CP下降沿前一瞬间时刻的主触发器的状态决定的。l 图4-8中从输出Q、Q端连到输入端的两条反馈线，是为了实现触发器状态翻转而引入的。l 分析可知，要保证该触发器的工作正常；当时钟脉冲为高电平的期间，J、K输入信号必须稳定不变。l 通过上面的分析，我们知道主从JK触发器，在时钟脉冲的一个周期内，状态仅可能翻转一次，因此解决了“空翻”问题。l 表4-3是JK触发器的真值表，图4-9是

15、主从JK触发器的工作波形图。l 在IEC逻辑符号标准中，按表4-3方式工作的输入方式称为J输入和K输入。表4-3 JK触发器的真值表JKQn+1说 明00110101Qn01(Qn)状态不变输出为0输出为1状态翻转Qn+1是CP出现过后的Q状态!l 图4-8b的逻辑符号描述了主从JK触发器的逻辑功能：在CP为高电平时，JK信号输入到触发器中，并按J、K输入方式影响触发器的内部状态。输出端处的“ ”符表示输出为方式，也即输出状态在CP变为高电平时并不直接变化，等到CP又变为低电平时才将由JK信号决定的状态在输出端表现出来。也即，虽然CP脉冲到来时，电路的内部状态已经发生了变化，但输出状态的变化，

16、延迟了一个脉冲宽度。l 同时符号也明确表示电路工作于方式。图4-9 JK触发器的工作波形l 2.维持阻塞型的JK触发器l 为了提高触发器的可靠性，增强其抗干扰能力，希望触发器的状态变化最好只发生在时钟脉冲的上升沿或下降沿瞬间，这就是所谓的概念。边沿触发的触发器有多种实现方法，较为常见的为的（CMOS主从式边沿触发的触发器，将在第8章中介绍），如图4-10所示。l 按边沿触发方式工作的触发器，是实际应用最为广泛的触发器。l 按边沿触发方式工作的触发器在触发后的状态，仅由触发脉冲边沿之前瞬间的激励输入变量所决定。图4-10 维持阻塞型JK触发器表示边沿触发方式l 维持阻塞型触发器的工作原理是：利用

17、门电路的信号传输时间延迟，在接受输入信号激励，触发器状态翻转后，立即通过反馈线把输入门封锁住；使触发器不再受输入信号的影响了。l 在图4-10a中，当时钟脉冲CP为高电平的瞬间，JK 输入信号能够影响触发器的状态；随后通过反馈线，JK信号即被封锁住了。所以，触发器仅在CP脉冲的上升沿期间才接受输入信号，电路状态也只有在CP上升沿时才改变，从而实现了触发器状态翻转的“”。l 在触发器的逻辑符号上，符号方框外CP端靠近触发器的地方若有一个小圆圈（或三角形），就表示该触发器为由脉冲的；若没有小圆圈（或三角形）则表示是的。同时符号方框内CP端处的“”表示电路是的，若没有“”则表示是的。l 所以图4-1

18、0b的逻辑符号，表示电路是由CP脉冲上升沿触发的JK 触发器。符号方框内的字母C表示控制关联，即JK输入信号是受CP脉冲所控制的、按边沿方式触发的。l 74HC109就是一种上升沿触发的双集成JK触发器电路，其逻辑符号如图4-11所示。l 图4-12为下降沿触发的双JK触发器电路74HC114的逻辑符号。l 根据表4-3得到JK触发器输出信号的逻辑表达式为： Qn+1=JK+JKQn+JK(Qn)l 描述JK触发器特性的卡诺图如图4-13所示，化简后得到JK触发器的特性方程为：Qn+1=J (Qn) +KQn (4-2)l 根据JK触发器特性，还可以画出它的状态转换图(图4-14)。图4-13

19、 JK触发器特性方程化简图4-14 JK触发器的状态转换图l 图4-15是边沿触发JK触发器的工作波形图。图4-15 边沿触发JK触发器的工作波形l4.4 Dl D触发器是另一种被广泛应用的边沿触发型触发器。常见的D触发器为上升沿触发的维持阻塞型电路和由CMOS传输门构成的边沿触发的主从式电路(将在第8章介绍)。0101Qn+1D 表4-4 D触发器的真值表l 表4-4为D触发器的真值表，图4-16为D触发器的工作波形图。l 图4-17a为D触发器的逻辑符号。在IEC逻辑符号标准中，按表4-4方式工作的输入方式称为。l D触发器也可以由JK触发器转化而来，如图4-17b所示。l 根据表4-4得

20、到D触发器输出信号的特性方程为： Qn+1= D (4-3)l 根据D触发器特性，可以画出其状态转换图，见图4-18。l 因为JK触发器的特性方程为：Qn+1=J (Qn) +KQn ，所以令D=J (Qn) +KQn =(J (Qn)(KQn)，就能够由D触发器转换成JK触发器，具体的电路如图4-19所示。l 利用数据选择器，将D触发器转换成JK触发器的电路如下图所示：l 集成D触发器的品种很多，常见的有双D触发器、四D触发器、六D触发器和八D触发器等。l 74HC74为带直接置位和直接复位功能的双D触发器电路，图4-20为74HC74的逻辑符号。l 74HC174为带直接复位功能的六D触发

21、器电路，图4-21为74HC174的逻辑符号。l 除了RS触发器、JK触发器和D 触发器之外，还有一种T触发器电路。它相当于将JK触发器的J、K 端均接“1”状态。因此每当输入一个时钟脉冲后，T触发器的状态都将翻转一次。l T触发器的状态转换图如图4-22所示。l 根据表4-5得到T触发器输出信号的特性方程为： Qn+1=T (Qn) +TQn (4-4)l T触发器没有专门的集成电路产品，它可以由其它触发器转换得到。 TQn+101Qn (Qn)表4-5 T触发器的真值表l4.5l 1. 建立时间 tset是指为保证触发器正常工作，输入信号应当先于CP脉冲到达前即稳定下来的时间。l 2. 保

22、持时间 tH是指为保证触发器正常翻转，输入信号应当在CP脉冲到达之后仍保持数值稳定不变的时间。l 3. 传输延迟时间是指从CP脉冲到达至触发器输出新状态建立起来所花费的时间。其中tpLH是输出信号从低电平转换为高电平时的延迟时间，tpHL是输出信号从高电平转换为低电平时的延迟时间。l 4. 最高时钟频率是触发器工作正常条件下，允许的时钟脉冲CP的最高工作频率fc(max)。l 状态翻转(Toggle)，空翻，l 脉冲边沿触发(pulse edge trigger)l 主从触发器(master-slave flip-flops)l JK触发器， JK触发器的真值表， JK触发器的状态转换图， J

23、K触发器的特性方程l (Data)触发器，触发器的真值表， 触发器的状态转换图， 触发器的特性方程l (Toggle)触发器，触发器的真值表， 触发器的状态转换图， 触发器的特性方程l 几种不同类型触发器的相互转化l 时序图(timing diagram)l 时序参数(timing parameter)l 建立时间(setup time)，保持时间(hold time)，传输延迟时间(propagation time)4.6 l 4.6.1 (Register)l 触发器具有两个稳定状态，这就意味着它能够存放数据。将多个触发器排列起来，就构成了寄存器电路。l 在图4-26所示的数据寄存器中，触

24、发器采用D触发器。数据在时钟脉冲CP的作用下存入寄存器中。l 电路还具有清零功能，清零是由D触发器的直接复位端来实现的。图4-26 4位数据寄存器 l 74HC173是具有三态门输出的4位数据寄存器电路，图4-27为74HC173的逻辑符号。图4-27 寄存器74HC173l 若74HC173的第9、10脚至少有一个接高电平，则时钟信号无效，寄存器中的内容保持不变。l 当第1脚或第2脚至少有一个接高电平时，寄存器的输出为高阻状态。l 能够实现数据寄存并且可对存入的数据进行移位操作的电路称为(Shift Register)。l 利用移位寄存器能够实现数据的并行输入-串行输出()，或串行输入-并行

25、输出()等功能。l 移位寄存器电路如图4-28所示。电路由4个RS触发器与若干门电路组成。通过选择并行输入数据或串行输入数据，电路执行并行置数或数据移位操作。l4.6.2 l 数据既可以采用并行输入，也可以采用串行输入：在时钟脉冲的下降沿出现时，每一个触发器中的数据将会存入到寄存器的下一位中：DQ0 ,Q0 Q1 ,Q1 Q2 ,Q2 Q3。l 所以每当出现一个时钟脉冲后，寄存器中的四位二进制数就会向右移动一位。l PR为并行预置数端，平时，PR=1并行输入的数据被封锁住。当PR=0时，并行输入的数据被置入到寄存器中。l 移位寄存器集成电路的品种很多，图4-29是4位移位寄存器74HC95的逻

26、辑符号。l 74HC95符号方框内的总限定符SRG4代表4位移位寄存器。字母M表示的意思。符号表明该电路具有两种工作方式：M1方式与M2方式，分别对应于方式和方式。用数据选择器和D触发器构成的移位寄存器l 4.6.3 l 能够实现在两个方向上进行数据移位的电路称为。l 双向移位寄存器既能进行数据的左移，又能进行数据的右移。l 图4-30是双向移位寄存器集成电路74HC194的逻辑电路图，图4-31是74HC194的逻辑符号。图4-30 双向移位寄存器74HC194l 电路有着4种工作方式：M0、M1、M2和M3，分别着对应于“”、“”、“”和“”。l 4.6.4 l 如果将移位寄存器的输出信号

27、经组合逻辑电路反馈到电路输入端，就能够构成所谓电路。l 扭环形计数器就是其中的一种，其电路见图4-32所示。l 分析可得图4-32电路的状态转换图如图4-33所示，每当一个时钟脉冲到来时，电路有效状态中只有一位数值改变。 有效状态无效状态l 4.6.5 与(Register File)是若干个多位寄存器组成的电路。l 图4-34为位寄存器列74HC670的逻辑符号。电路中包含有4个4位寄存器。逻辑符号方框内的字母A表示地址关联。l 74HC670的等效电路如上图所示。译码器锁存器是以“先入先出”方式工作的寄存器。l FIFO寄存器具有工作速度快的优点，应用范围十分广泛。l FIFO寄存器的结构

28、相当于一个以串行移位方式工作的多位移位寄存器。许多多位二进制数据能够以串行方式逐个地存入到电路之中。在移位控制脉冲的作用下，寄存在电路中的各个数据逐个地被移出。先存入的数据先被读出，这就是“先入先出”工作方式。l 74HC40105即是一个可寄存16个4位数据的FIFO寄存器。l 图4-35是74HC40105 的功能图。 “串行输入”信号控制74HC40105的数据输入， “串行输出”信号控制74HC40105 的数据输出。在数据输入前“数据输入已妥”为高电平，当数据传输到下一位之前， “数据输入已妥” 会短暂地变为低电平。l 当74HC40105中装满了16个数据后，“数据输入已妥”就会保

29、持在低电平上。l 当数据装满后，“数据输出已妥”信号变为高电平。l 当在“串行输出”端加入一个脉冲时，存于电路中的数据移动一位。“数据输出已妥”信号由高电平变为低电平一次。每当“数据输出已妥”由低电平变成高电平时，就表示下一个输出数据可以被读了。l 利用FIFO 寄存器能够实现两个有着不同数据速率系统之间的相互通讯。4.7 （Counter）是能够对输入脉冲个数进行计数的逻辑电路。l 计数器的用途十分广泛，是一类非常重要的数字逻辑电路。l 计数器可以根据设计的不同，实现二进制计数、十进制计数或任意（Modulo）的计数。l 计数器实际上也是(Frequency Divider)，它能够输出频率

30、为输入信号频率1/N的数字信号，N就是计数器的模数。 计数脉冲数 Q3 Q2 Q1 Q00 1 2 3 4 567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1160 0 0 0表4-6 二进制加法计数器的真值表l 4.7.1 l 图4-36是4位二进制异步计数器（模16）的电路。l 这里所谓的是指计数器中各触发器的状态翻转不在同一时刻完成、而是在时间上有先后顺序的，也即电路不存在使各触发器

31、同时动作的信号。l 而同步计数器中各触发器的状态翻转是在同一时刻完成的。l 显然异步计数器的工作速度要慢于同步计数器。l 二进制异步计数器的工作原理如下：l 设电路的初始状态为0000，当输入第一个计数脉冲时，F0的状态翻转为1，Q0从0跳变为1。这对于F1来说，出现的时钟信号为脉冲的上升沿，故F1状态不变。F2、F3的状态也不会变化，计数器的状态变为Q3Q2Q1Q0 =0001。l 当输入第二个计数脉冲后，F0的状态翻转为0，Q0从1跳变为0。这对于F1来说，出现的时钟信号为脉冲的下降沿，故F1状态翻转为1。F2、F3的状态不变，计数器的状态为Q3Q2Q1Q0 = 0010。l 以此类推，电

32、路将以二进制加法的形式工作下去。l 当计数器状态为1111时，当出现第16个计数脉冲后，F3、F2、F1、F0的状态都会翻转为0，计数器的状态就回到了0000。所以电路为一个模16的。l 图4-37是二进制计数器的工作波形图。可以看出二进制计数器具有的功能，输出信号Q0、Q2、Q1、Q3的频率分别是输入脉冲频率的1/2、1/4、1/8、1/16，也即能够实现2、4、8、16。l 4.7.2 l 同步计数器是各触发器同时翻转的计数器电路，为此时钟脉冲信号应当同时加到各位触发器上。l 计数器中的各位触发器在激励条件合适时，将在同步时钟的作用下，同时发生状态跳变。这是同步计数器与异步计数器的不同之处

33、。l 我们对表4-6进行分析可知，各位触发器的输出状态变化有关系如下：l (1) F0每当输入一个计数脉冲时，状态翻转一次。所以其J=K=1。l (2) F1每当输入一个计数脉冲时，只有前一时刻Q0为1时，它的状态才会翻转一次。所以其J=K= Q0 。l (3) F2每当输入一个计数脉冲时，只有前一时刻Q0、Q1同时为1时，它的状态才会翻转一次。所以其J=K= Q0Q1 。l (4) F3每当输入一个计数脉冲时，只有前一时刻Q0、Q1、Q2同时为1时，它的状态才会翻转一次。所以其J=K= Q0Q1Q2 。l 同步二进制计数器的电路如图4-38所示。l 如果我们将4个触发器输出的排列情况作为电路

34、的状态标记，则可画出二进制计数器的状态转换图4-39。l 4.7.3 l 所谓十进制计数器（模10），就是能够完成对十个数进行计数的电路。电路应当遵循“逢十进一”的工作法则。由于只能用4位二进制来表示一个十进制数码，所以实际上十进制计数器是一种BCD 码计数器电路。l 一般是用4位二进制的前十个数来表示 09的十进制数码，也即采用的是8421码。l 表4-7是十进制计数器的真值表。计数脉冲数 Q3 Q2 Q1 Q00 1 2 3 4 567890 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1100 0

35、0 0表4-7 十进制计数器的真值表l 我们对表4-7进行分析可知，各位触发器的输出状态变化有规律如下：l (1) F0每当输入一个计数脉冲时，状态翻转一次。所以其J=K=1 。l (2) F1每当输入一个计数脉冲时，只有前一时刻Q0为1时，它的状态才会翻转一次；且当前一时刻Q3为1时，其状态应跳变为0。所以其J=(Q3 ) Q0，K= Q0 。l (3) F2每当输入一个计数脉冲时，只有前一时刻Q0、Q1同时为1时，它的状态才会翻转一次。所以其J=K= Q0Q1 。l (4) F3每当输入一个计数脉冲时，只有前一时刻Q0、Q1、Q2同时为1时，它的状态才会翻转一次；且当前一时刻状态为1001

36、时，它的状态应当跳变为0。故可以取J= Q0Q1Q2 ，K=Q0 。l 十进制计数器的电路如图4-40所示。l 图4-40 所示的十进制计数器的状态转换图见4-41。l 如果由于干扰等因素电路进入了十个之外的之中，在若干个计数脉冲之后，电路仍会自动回到正常的计数循环之中。l 1.十进制同步计数器集成电路74HC160l 74HC160为4位的十进制同步计数器CMOS集成电路。图4-42为74HC160的逻辑符号。4.7.4 l 集成计数器电路的品种很多，下面介绍几种典型的计数器集成电路型号。l 其中RCO为，ENT、ENP为，LOAD端控制。CLR为低电平有效的。l 当LOAD=1、ENT=E

37、NP=1、CLR =1时进行计数操作，电路对CLK输入脉冲计数。l 预置数操作是受时钟信号CLK控制的，即当LOAD=0且CLR=1时，数据D0D3在CLK脉冲的上升沿时被置入计数器中。也即并行预置数是受时钟控制的工作方式。l 逻辑符号方框内的总限定符CTRDIV10表明电路为模10的计数器电路。l CTR代表计数器（Counter），DIV代表“除”（Divide）。l 图4-42的逻辑符号清晰地描述了74HC160的逻辑功能，包括和等。l 符号方框内的CT=9表示计数器中内容为1001的意思。l 74HC161为4位二进制同步计数器，其管脚排列与74HC160完全相同。l 2.十进制同步计

38、数器集成电路74HC162 l 74HC162为4位十进制同步计数器集成电路，其管脚排列与74HC160相同，只是其清零是按同步方式进行的。l 所谓，就是指在清零端施加清零信号后，电路并不立即清零，而是在下一时钟脉冲边沿到来之后，才实施清零操作。l 图4-43所示逻辑符号，明确地表明了电路 的清零2R是由时钟C2所控制的。表示同步清零方式l 3. 二进制同步可逆计数器集成电路74HC193l 74HC193为4位二进制同步计数器集成电路。所谓，是指电路既可以按加法计数也可以按减法计数。l 图4-44的符号表明：管脚4为减法计数输入端，管脚5为加法计数输入端。管脚12为加法计数进位输出端，管脚1

39、3为减法计数借位输出端。l 应当注意：74HC193为和工作方式。它的并行预置数操作不受时钟信号控制，只要管脚11出现低电平，就将管脚15、1、10和9上的数据置入到计数器中。l 74HC192为4位十进制同步计数器集成电路。其管脚排列与74HC193完全相同。l 4.二-五-十进制计数器74LS290l 74LS290为异步工作方式的二-五-十进制计数器。其内部有一个二进制计数器和一个五进制计数，如下图(图4-45)所示。l 应用时可以根据需要将它接成二进制计数器、五进制计数器或十进制计数器。l (1) 输入脉冲加到(CPA)上，从Q0端输出，就是二进制计数器。l (2) 输入脉冲加到(CP

40、B)上，从Q3端输出，就是五进制计数器。l (3) 输入脉冲加到(CPA)上，将Q0接至 (CPB)上，从Q3端输出，就是十进制计数器。l (4) 在(3)的电路基础上，引入门电路构成译码器，接到电路的清零端R上，则可以组成的任意N进制计数器电路。l 74HC4520的逻辑符号如图4-46所示。这是一个双4位二进制计数器集成电路。每个计数器有两个计数脉冲输入端（管脚1、2和管脚9、10）和一个复位输入端（管脚7和管脚15）。l 74HC4518是与74HC4520管脚排列完全相同的双4位十进制计数器集成电路。l 5.双4位计数器74HC4520和74HC4518l 6.二进制计数器74HC40

41、60l 74HC4060是14位的CMOS二进制计数器电路。位数很长的计数器能够用作和电路。l 图4-47为74HC4060的功能图。由于4060的位数较长，故一片4060就可以实现分频值较大的计数分频。l 4060为双列直插16脚封装形式。输出端有Q4Q10、Q12Q14，而Q1、Q2、Q3和Q11均不引出。l 在4060的计数器前端有几个非门，并专门有引出端连到片外。当非门外接石英晶体和电容等元件后，就可以构成三点式振荡器，用作数字系统的电路，如图4-48所示。l 另外，8位的通用型可逆计数器电路有74AS867、74AS869等。l 寄存器(register)，移位寄存器(shift r

42、egister)l 并行输入(parallel-in)，并行输出(parallel-out)l 串行输入(serial-in)，串行输出(serial-out)l 双向移位寄存器(bidirectional shift register)l 左移位(shift left)，右移位(shift right)l 方式关联(mode dependency)l 计数器(counter) l (计数器的)模数(modulo)l 同步清零(sychronous reset/ sychronous clear)，异步清零(asychronous reset/ asychronous clear) ，同步置数

43、(sychronous loading/ sychronous presettable) ，异步置数(asychronous presettable) ，主复位(master reset)，l 可逆计数器(up/down counter)，同步计数器(sychronous counter)，异步计数器(ripple counter)，减法计数器 (down counter)，十进制计数器(decade counter)，二进制计数器(binary counter)l 分频(frequency dividing)l 级联(cascade)l 4.7.5 l 在实际应用中，经常需要用到任意模数N的

44、计数器电路，N为任意的正整数。所以有必要研究如何利用现有的集成计数器电路来实现任意N进制的计数器电路的问题。l 1.用级联的方法获得模数较大的计数器l 如果我们所要求的计数器电路的模数（即进制数）大于手头上已有的集成计数器的模数，则我们可以将多片模数较小的计数器级联起来。具体方法是：l 对于串行计数器，将一片计数器电路的进位信号作为另一片电路的时钟脉冲输入。l 对于并行计数器，用一片计数器电路的进位信号连接到另一片电路的计数使能端即可。例如一片模数为N的计数器级联一片模数为M的计数器后，得到的模为MN。l 图4-49是两种级联方式的说明。图4-49a为串行级联方式，图4-49b为并行级联方式。

45、l 在图4-49b中，当计数器1计满数时，进位信号C为高电平，计数器2开始计数。当下一个CP脉冲到来时，计数器1回到0000值，C跳回至0；同时计数器2计数一次，然后停止计数。等当计数器1再次计满数时，计数器2又开始计数，以此方式循环往复下去。计数器串行级联的例子计数器并行级联的例子l 2.获得任意模数计数器的方法l 我们可以设法获得比计数器原来模数M小的、模数为任意正整数N的计数器电路。下面来讨论几种具体的实现方法。l (1)反馈清零法l 计数器电路中一般都设计有清零端子。大部分计数器的清零端为异步清零（直接清零），即当其端子上出现清零信号后电路马上清零。有些计数器采用同步清零，此时出现清零

46、信号之后，在下一时钟脉冲到来时，电路才会清零。l 所谓就是将计数器电路的输出经译码后接至电路的清零端上，实现任意模数的计数功能。l 对于直接清零的计数器，将对应于N个计数脉冲的输出信号译码成清零信号即可。l 例如：将模16的计数器改造成为模7的计数器时，只要把第7个计数脉冲后的输出0111译码成清零信号就可以了。这时电路的输出0111只存在非常短暂的时间；随着电路的清零，清零信号本身也消失了。l 由于清零信号存在的时间很短，所以这种方法存在着可能无法可靠工作的缺点。为此可以加上一个RS锁存器，将清零信号锁存一个时钟脉冲宽度时间。l 反馈清零法的计数器电路见图4-50所示。l 对于同步清零的计数

47、器，则应当将对应于N-1个计数脉冲输出信号译码成清零信号。模7计数器电路l （2）利用预置数端法l 许多计数器电路都有预置数端，利用预置数端可以为计数器置数。l 在设计任意模数的计数器电路时，利用计数器的预置数端也能够实现设计要求。这样的具体设计方法有许多种。此处我们假设计数器的预置数操作是受时钟控制的。l 1）置零法l 将N-1个计数脉冲后的输出经译码后加到置数控制端上，同时将并行置数端全部接0。当第N个计数脉冲到来时，电路就会被置全0（效果与清零相同），实现了模N计数功能，如图4-51所示。l 2）置最大数法l 将N-2个计数脉冲后的输出经译码后加到置数控制端上，同时将并行置数端输入M-1

48、数值，M为计数器的模值。 l 第N-1 个计数脉冲到来后，电路就会被置位到M-1；当第N个计数脉冲到来后，计数器将跳回到全0状态，实现了模N计数功能，如图4-52所示。l 容易想到的是：我们在利用置数法设计计数器电路时，可以从全部状态中任意挑选若干个要跳过的状态，以得到模N的计数功能。置最大数法，实际上就是跳过了最后的几个状态的设计方法。l 3）置最小数法l 利用计数器电路的进位信号或者将最大计数值译码，加到计数器的置数控制端上，同时从并行置数端输入计数器的最小二进制数值，也能够实现模N的计数功能。l 如果电路清零会使计数器进入无效状态，则在使用该方法时要特别注意这个问题。l 获取任意模数的几

49、种方法之状态图如上所示。l 4.7.6 l 1.l 在锁相环和频率合成器等应用领域，经常需要使用分频系数可变的分频器。就是一种专门设计的，能够方便地改变模数的计数器电路。l 74HC4059是一种典型的可编程计数器电路。4059的核心为可预置数的三级减法计数器电路，如图4-53所示。l 4059的工作情况分析如后：l 首先在计数器中预置好数值，然后在计数脉冲的作用下电路进行减法操作。l 当计数器中的内容为零时，译码器电路输出分频信号且再次将预置数装入，电路进入下一循环的操作。l 由于采用的是十进制计数器，电路的分频系数为 N=100P+10Q+R。其中P为百位上的预置数值、Q为十位上的预置数值

50、、R为个位上的预置数值。l 关于4059的详尽知识，可通过教材光盘中“TTL、CMOS和高速CMOS数字集成电路数据库”，查阅4059的Datasheet文件获取。l 74HC40103是一种带预置数功能的二进制减法计数器，它具有8个预置数输入端、一个借位输出端。因此十分适合于可编程分频器的应用场合。l 40103是8位的计数器电路，因此能够实现的计数范围从0至28-1=255。l 下图是74HC40103的逻辑符号。l 管脚2为74HC40103的异步“清零”端（实际上是将计数器的内容置为255）。l 管脚9为计数器的控制端，它是低电平有效的。l 管脚15为计数器的使能端，低电平有效。l 管

51、脚1为上升沿触发的减法计数和同步置数的时钟脉冲输入端。l 管脚3为减法计数使能端，低电平有效。l 管脚14为计数器的借位输出端，低电平有效。l 管脚47和管脚1013为预置数输入端。l 74HC40103有两种置数工作方式：异步方式和同步方式。当管脚9加入低电平时，电路工作于异步置数方式；接在预置数输入端上的预置数被立即置入到计数器中。当管脚9接高电平、且管脚15接低电平时，可能通过管脚1加入脉冲的上升沿，同步地将预置数置入到计数器中。l 而当管脚3接低电平、管脚9、15均接高电平时，电路对管脚1输入的时钟脉冲进行减法计数。l 右图是一个40103的2分频电路。l 电路工作原理分析如下：l 最

52、初，管脚14输出高电平Q=1，使电路工作于减法计数方式之上。l 当计数到计数器内容为0时，管脚14输出低电平Q=0，电路进入同步置数状态。l 此后，在下一个时钟脉冲的到来时，计数器内容被置为1，同时管脚14跳回至高电平Q=1上，电路重新回到减法计数工作方式。l 因此，从计数器内容被置为1开始，经过2个时钟脉冲宽度后，管脚14完成电平跳变一次。输出信号Q是输入信号CP的2分频。l 右图是一个40103的4分频电路。l 最初，管脚14输出高电平Q=1，使电路工作于减法计数方式之上。l 当计数到计数器内容为0时，管脚14输出低电平Q=0，电路进入同步置数状态。l 此后，在下一个时钟脉冲的到来时，计数

53、器内容被置为3，同时管脚14跳回至高电平Q=1上，电路重新回到减法计数工作方式。l 因此，从计数器内容被置为1开始，经过4个时钟脉冲宽度后，管脚14完成电平跳变一次。输出信号Q是输入信号CP的4分频。l 可以看到，当分频系数大于2时，电路输出的不是占空比为50%的方波。若希望得到占空比50%的方波输出，可以再接入一个T触发器，电路如后图所示。输出占空比50%的方波信号l 2.率乘分频器（Rate Multiplier）是一种倍率可变的分频器电路 (但其用途不是用作分频器) 。例如CD4089，每当输入16个脉冲时，电路仅输出N个脉冲。N即是由4位输入值确定的倍率。l 如倍率输入值为二进制数11

54、01时，N=13。l 率乘分频器是由计数器配合一些组合逻辑电路构成的。l 多片率乘分频器电路可以按加法方式级联，或者按乘法方式级联，如图4-55所示。l 当接成加法方式时，输出脉冲的个数按带权的加法计算。比如设第一片的倍率为11，第二片的倍率为13，则每当输入256个脉冲时，电路将输出1116+13=189个脉冲。l 有公式如下：l 当接成乘法方式时，输出脉冲的个数按乘法计数。比如第一片的倍率为11，第二片的倍率为13，则每当输入256个脉冲时，电路将输出1113=143个脉冲。l 有公式如下：25618925613161125614316131611l 计数器的种类很多，除上述介绍的几种之外

55、其它种类的计数器还有：计数-数码显示译码器4026、4033、40110等。l 锁存器和触发器都是双稳态电路，它们的触发方式有什么不同？这种差异在IEC逻辑符号中是如何区别的？l 什么是空翻？解决空翻的有效方法有哪些？l RS锁存器，JK触发器和D触发器各有什么样的功能？它们的特性方程各是什么？l 同步复位（或置位）与异步复位（或置位）的差别是什么？这种差异在IEC逻辑符号中是如何区别的？l 触发器的主要工作参数有哪些？具体的定义是什么？l 能够实现串入-并出和并入-串出功能的，是什么电路？l 什么是方式关联？举例说明。l IEC标准中，表示寄存器的总限定符号是什么？l FIFO是什么意思？l 除了计数之