第二微处理器学习教案

1、会计学1第二第二(d r) 微处理器微处理器第一页，共53页。2第1页/共52页第二页，共53页。340第2页/共52页第三页，共53页。4第3页/共52页第四页，共53页。5第4页/共52页第五页，共53页。6n在执行转移指令、调用指令和返回指令时，由于待执行指令的顺序发生了变化，则指令队列中已经装入的字节被自动消除，BIU会接着往指令队列装入转向的另一程序段中的指令代码。第5页/共52页第六页，共53页。7第6页/共52页第七页，共53页。8第7页/共52页第八页，共53页。9寄存器寄存器用用 途途AXAX字乘法，字除法，字字乘法，字除法，字I/OI/OALAL字节乘，字节除，字节字节乘，

2、字节除，字节I/OI/O，十进制算术运算，十进制算术运算AHAH字节乘，字节除字节乘，字节除BXBX转移转移CXCX串操作，循环次数串操作，循环次数CLCL变量移位，循环控制变量移位，循环控制DXDX字节乘，字节除，间接字节乘，字节除，间接I/OI/O第8页/共52页第九页，共53页。10第9页/共52页第十页，共53页。11第10页/共52页第十一页，共53页。121110=1 1000 0110其中AF1，CF1）第11页/共52页第十二页，共53页。13第12页/共52页第十三页，共53页。14第13页/共52页第十四页，共53页。15第14页/共52页第十五页，共53页。16第15页/

3、共52页第十六页，共53页。17第16页/共52页第十七页，共53页。18复用方法在不影响CPU功能的情况下，减少了CPU的引脚数目，使系统得到简化。跳转到存储器分段跳转到存储器分段(fn dun)知识知识第17页/共52页第十八页，共53页。19第18页/共52页第十九页，共53页。208086/8088引脚结构引脚结构MN/MX(Minimum/Maximum Model Control，33)：最小：最小/最大模式设置信号输入引脚，该输入引脚电平的高、低决定了最大模式设置信号输入引脚，该输入引脚电平的高、低决定了CPU工作在最小模式还是最大模式，当该引脚接工作在最小模式还是最大模式，当该

4、引脚接+5V时，时，CPU工作于最小模式下，当该引脚接地时，工作于最小模式下，当该引脚接地时，CPU工作于最大模式下。工作于最大模式下。 最小模式下的最小模式下的24到到31引脚引脚INTA(Interrupt Acknowledge，24，三态，三态)：中断响应信号输出引脚，低电平有效，该引脚是：中断响应信号输出引脚，低电平有效，该引脚是CPU响应中断请求后，向中断源发出的认可信号，用以通知中断源，以便提供中断类型码，该信号为两个连续的负脉冲。响应中断请求后，向中断源发出的认可信号，用以通知中断源，以便提供中断类型码，该信号为两个连续的负脉冲。 ALE(Address Lock Enable

5、，25)：地址：地址(dzh)锁存允许输出信号引脚，高电平有效，锁存允许输出信号引脚，高电平有效，CPU通过该引脚向地址通过该引脚向地址(dzh)锁存器锁存器8282/8283发出地址发出地址(dzh)锁存允许信号，把当前地址锁存允许信号，把当前地址(dzh)/数据复用总线上输出的是地址数据复用总线上输出的是地址(dzh)信息，锁存到地址信息，锁存到地址(dzh)锁存器锁存器8282/8283中去。中去。ALE信号不能被浮空。信号不能被浮空。DEN(Data Enable，26，三态，三态)：数据允许输出信号引脚，低电平有效，为数据总线收发器：数据允许输出信号引脚，低电平有效，为数据总线收发器

6、8286提供一个控制信号，表示提供一个控制信号，表示CPU当前准备发送或接收一项数据。当前准备发送或接收一项数据。跳转到最小模式跳转到最小模式(msh)和最大模和最大模式式(msh)第19页/共52页第二十页，共53页。218086/8088引脚结构引脚结构最小模式下的最小模式下的24到到31引脚引脚DT/R(Data Transmit/Receive，27，三态，三态)：数据收发控制信号输出引脚，：数据收发控制信号输出引脚，CPU通过该引脚发出控制数据传送方向的控制信号，在使用通过该引脚发出控制数据传送方向的控制信号，在使用8286/8287作为数据总线收发器时，信号用以控制数据传送的方向，

7、当该信号为高电平时，表示数据由作为数据总线收发器时，信号用以控制数据传送的方向，当该信号为高电平时，表示数据由CPU经总线收发器经总线收发器8286/8287输出，否则，数据传送方向相反。输出，否则，数据传送方向相反。M/IO(Memory/Input &Output，28，三态，三态)： 存储器或存储器或I/O端口选择信号输出引脚，这是端口选择信号输出引脚，这是CPU区分进行存储器访问还是区分进行存储器访问还是I/O访问的输出控制信号。访问的输出控制信号。WR (Write，29，三态，三态)：写控制信号输出引脚，低电平有效：写控制信号输出引脚，低电平有效(yuxio)，与，与M/I

8、O配合实现对存储单元、配合实现对存储单元、I/O端口所进行的写操作控制。端口所进行的写操作控制。 HOLD(Hold Request，31)：总线保持请求信号输入引脚，高电平有效：总线保持请求信号输入引脚，高电平有效(yuxio)。这是系统中的其它总线部件向。这是系统中的其它总线部件向CPU发来的总线请求信号输入引脚。发来的总线请求信号输入引脚。HLDA(Hold Acknowledge，30)：总线保持响应信号输出引脚，高电平有效：总线保持响应信号输出引脚，高电平有效(yuxio)，表示，表示CPU认可其他总线部件提出的总线占用请求，准备让出总线控制权。认可其他总线部件提出的总线占用请求，准

9、备让出总线控制权。 第20页/共52页第二十一页，共53页。228086/8088引脚结构引脚结构最大模式下的最大模式下的24到到31引脚引脚QS1、QS0(Instruction Queue Status，24、25)：指令队列状态信号输出引脚，这两个信号的组合：指令队列状态信号输出引脚，这两个信号的组合(zh)给出了前一个给出了前一个T状态中指令队列的状态，以便于外部状态中指令队列的状态，以便于外部8088/8086CPU内部指令队列的动作跟踪。内部指令队列的动作跟踪。QS1QS0性性 能能00无操作无操作 01从指令队列的第一个字节取走代码从指令队列的第一个字节取走代码 10队列为空队列

10、为空 11除第一个字节外，还取走了后续字节中的代码除第一个字节外，还取走了后续字节中的代码 第21页/共52页第二十二页，共53页。238086/8088引脚结构引脚结构最大模式下的最大模式下的24到到31引脚引脚S0、S1、S2(26、27、28，三态，三态)：总线周期状态信号输出引脚，低电平的信号输出端，这些：总线周期状态信号输出引脚，低电平的信号输出端，这些(zhxi)信号组合起来，可以指出当前总线周期中，所进行数据传输过程的类型，总线控制器信号组合起来，可以指出当前总线周期中，所进行数据传输过程的类型，总线控制器8288利用这些利用这些(zhxi)信号来产生对存储单元、信号来产生对存储

11、单元、I/O端口的控制信号。端口的控制信号。 S0S1S2性性 能能100中断相应中断相应101读读I/O端口端口110写写I/O端口端口 111暂停暂停000取指令取指令001读存储器读存储器010写存储器写存储器011无作用无作用第22页/共52页第二十三页，共53页。248086/8088引脚结构引脚结构最大模式下的最大模式下的24到到31引脚引脚LOCK (Lock，29，三态，三态)：总线封锁输出信号引脚，低电平有效，当该引脚输出低电平时，系统中其它总线部件就不能占用：总线封锁输出信号引脚，低电平有效，当该引脚输出低电平时，系统中其它总线部件就不能占用(zhn yn)系统总线。信号是

12、由指令前缀系统总线。信号是由指令前缀LOCK产生的，在产生的，在LOCK前缀后面的一条指令执行完毕之后，便撤消信号。此外，在前缀后面的一条指令执行完毕之后，便撤消信号。此外，在8088/8086的的2个中断响应脉冲之间，信号也自动变为有效的低电平，以防止其它总线部件在中断响应过程中，占有总线而使一个完整的中断响应过程被中断。个中断响应脉冲之间，信号也自动变为有效的低电平，以防止其它总线部件在中断响应过程中，占有总线而使一个完整的中断响应过程被中断。 RQ/GT0、 RQ/GT1(Request/Grant，31、30)：总线请求信号输入：总线请求信号输入/总线允许信号输出引脚，这两个信号端可供

13、总线允许信号输出引脚，这两个信号端可供CPU以外的两个处理器，用来发出使用总线的请求信号和接收以外的两个处理器，用来发出使用总线的请求信号和接收CPU对总线请求信号的应答。这两个引脚都是双向的，请求与应答信号在同一引脚上分时传输，方向相反。其中对总线请求信号的应答。这两个引脚都是双向的，请求与应答信号在同一引脚上分时传输，方向相反。其中31脚比的脚比的30脚优先级高。脚优先级高。 第23页/共52页第二十四页，共53页。25总结总结具有分时复用总线功能具有分时复用总线功能(gngnng)的引脚：的引脚：AD0AD15、A16/S3A19/S6 、BHE/S7 ；具有三态性的引脚：具有三态性的引

14、脚： AD0AD15、A16S3A19S6 、BHE/S7 、RD、WR、M/IO、DT/R、DEN、INTA等；等；最大模式下和最小模式下含义不同的引脚：最大模式下和最小模式下含义不同的引脚：24腿腿31腿；腿；8086和和8088不同的引脚：不同的引脚：28腿，腿，39腿，腿，28腿，腿，34腿；腿；第24页/共52页第二十五页，共53页。268086和和8088CPU的不同之处的不同之处8086指令队列长度为指令队列长度为6个字节，个字节，8088为为4个。个。8086要在指令队列中至少出现要在指令队列中至少出现2个空闲字节时才预取后续指令，而个空闲字节时才预取后续指令，而8088只要只

15、要(zhyo)出现一个空闲字节出现一个空闲字节BIU就会自动访问存储器；就会自动访问存储器；8088CPU中，中，BIU总线控制电路与外部交换数据的总线宽度是总线控制电路与外部交换数据的总线宽度是8位，总线控制电路与专用寄存器组之间的数据总线宽度也是位，总线控制电路与专用寄存器组之间的数据总线宽度也是8位，而位，而EU的内部总线是的内部总线是16位，这样，对位，这样，对16位数的存储器读位数的存储器读/写操作要两个读写操作要两个读/写周期才可以完成；写周期才可以完成；8086和和8088有若干引脚信号不同，分别是有若干引脚信号不同，分别是28腿，腿，39腿，腿，28腿，腿，34腿；腿；第25页

16、/共52页第二十六页，共53页。27第26页/共52页第二十七页，共53页。28第27页/共52页第二十八页，共53页。29第28页/共52页第二十九页，共53页。30第29页/共52页第三十页，共53页。31第30页/共52页第三十一页，共53页。32第31页/共52页第三十二页，共53页。33第32页/共52页第三十三页，共53页。34跳转到微处理器的引脚功能跳转到微处理器的引脚功能(gngnng)第33页/共52页第三十四页，共53页。35第34页/共52页第三十五页，共53页。36的，系统中的总线控制(kngzh)逻辑电路被减到最少，该模式适用于小规模的微机应用系统。MN/MX端接+5

17、V，决定了工作模式；有一片8284A，作为时钟信号发生器；有三片8282或74LS273，用来作为地址信号的锁存器；当系统中所连的存储器和外设端口较多时，需要增加数据总线的驱动能力，这时，需用2片8286/8287作为数据总线收发器。第35页/共52页第三十六页，共53页。37第36页/共52页第三十七页，共53页。38跳转到微处理器的引脚功跳转到微处理器的引脚功能能(gngnng)第37页/共52页第三十八页，共53页。39第38页/共52页第三十九页，共53页。40第39页/共52页第四十页，共53页。41时钟周期(T)作为基本时间单位，一个(y )等待周期TW=T；一个(y )空闲周期Ti=T；一个(y )总线周期通常由四个T组成，分别称为T1T2 T3 T4 ；一个(y )指令周期由一到几个总线周期组成。第40页/共52页第四十一页，共53页。42第41页/共52页第四十二页，共53页。43第42页/共52页第四十三页，共53页。44第43页/共52页第四十四页，共53页。45第44页/共52页第四十五页，共53页。46第45页/共52页第四十六页，共53页。47第46页/共52页第四十七页，共53页。48第47页/共52页第四十八页，共53页。49第48页/共52页第四十九页，共53页。50第49页/共52页第五十页，共53页。51第50页/