(完整版)EDA期末考试题1

1、1. 一个项目的输入输出端口是定义在( A ) 1-5 ACDCD 6-10 CCACAA. 实体中； .B. 结构体中； C. 任何位置； D. 进程中。2. MAXPLUS2中编译VHDL源程序日要求(C )A. 文件名和实体可以不同名； B. 文件名和实体名无关；C. 文件名和实体名要相同； D. 不确定。3. VHDL 语言中变量定义的位置是(D )A. 实体中中任何位置； B. 实体中特定位置； C. 结构体中任何位置； D. 结构体中特定位置。4. 可以不必声明而直接引用的数据类型是(C )A. STD_LOGIC ； B. STD_LOGIC_VECTO；R C. BIT ； D

2、. ARRAY。5. MAXPLUS2不支持的输入方式是 (D )A 文本输入； .B. 原理图输入； C. 波形输入； D. 矢量输入。6. 大规模可编程器件主要有FPGA CPLDB类，下列对FPGA吉构与工作原理的描述中，正确的是 ( C )A.FPGAir称为复杂可编程逻辑器件；B.FPG娓基于乘积项结构的可编程逻辑器件；C.基于SRAM勺FPG幡件，在每次上电后必须进行一次配置；D.在Altera 公司生产的器件中，MAX7000系列属FPGA吉构。7. 下面不属于顺序语句的是( C )A. IF 语句；B. LOO印句；C. PROCES时句；D. CASE 语句。8. VHDL语

3、言是一种结构化设计语言；一个设计实体(电路模块)包括实体与结构体两部分，实体体描述的是( A )A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。9. 进程中的信号赋值语句，其信号更新是( C )A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成； D. 都不对。10. 嵌套使用 IF 语句，其综合结果可实现： (A )A. 带优先级且条件相与的逻辑电路；B. 条件相或的逻辑电路； C. 三态控制电路； D. 双向控制电路。一、单项选择题：( 20 分)1. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述

4、语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为 A。A .瘦IPB.固IPC.胖IPD.都不是2. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3 .大规模可编程器件主要有FPGA CPLD两类，下列对FPGA吉构与工作原理的描述中，正确的是

5、_C_。A. FPGA 全称为复杂可编程逻辑器件； B. FPGA 是基于乘积项结构的可编程逻辑器件；C.基于SRAM勺FPGA件，在每次上电后必须进行一次配置；D.在Altera 公司生产的器件中，MAX7000系列属FPGA吉构。4 进程中的信号赋值语句，其信号更新是_C。A. 按顺序完成； B. 比变量更快完成； C. 在进程的最后完成；D. 都不对。5. VHD用言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分,结构体描述 D。A. 器件外部特性； B. 器件的内部功能； C. 器件的综合约束； D. 器件外部特性与内部功能。6 不完整的IF 语句，其综合结果可实

6、现_A。A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化 _B。流水线设计资源共享逻辑优化 串行化 寄存器配平关键路径法A. B. C. D. 8 下列标识符中， B_是不合法的标识符。A. State0B. 9moonC.Not_Ack_0D. signall9 .关于VHDL中的数字，请找出以下数字中最大的一个：AA. 2#1111_1110#B. 8#276#C.10#170# D. 16#E#E110 .下列EDA次件中，哪一个不具有逻辑综合

7、功能： 。A. Max+Plus IIB.ModelSimC.Quartus IID.Synplify第1页 共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1. LPM 2. RTL 3. UART 4. ISP 5. IEEE 6.ASIC 7. LAB三、VHD倒序填空：(10分)LIBRARY IEEE;- 8 位分频器程序设计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.ALL;ENTITY PULSE ISPORT (CLK: IN STD_LOGIC;: IN(7 DOWNTO 0);FOUT: OUT STD_LOGIC );

8、END;ARCHITECTURE one OFISSIGNALFULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)CNT8 : STD_LOGIC_VECTOR(DOWNTO0);BEGINIFTHENIF CNT8 = 11111111 THENCNT8 ;- 当CNT8计数计满时，输入数据 D被同步预置给计数器CNT8FULL = 1; - 同时使溢出标志信号FULL输出为高电平ELSE CNT8 ;- 否则继续作加 1 计数FULL = 0;- 且输出溢出标志信号信号END;010203040506070)08091011FULL为低电平END IF;END

9、 IF;END PROCESS P_REG;P_DIV: PROCESS()VARIABLE CNT2 : STD_LOGIC;BEGINIF FULLEVENT AND FULL = 1 THENCNT2 ; - 如果溢出标志FULL为高电平，D触发器输出取反IF CNT2= 1 THENFOUT= 1;ELSE FOUT = 0;END IF;END IF;END PROCESS P_DIV;四、VHDLS序改错：(10分)LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LE

10、D7CNT ISPORT ( CLR: IN STD_LOGIC;CLK : IN STD_LOGIC;LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO) ;END LED7CNT;ARCHITECTURE one OF LED7CNT ISSIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN1213141516171819202122230111111;240000110;251011011;261001111;271100110;281101101;291111101;300000111;311111111;k ICNT

11、ROCESS(CLR,CLK)BEGINIF CLR = 1 THENTMP = 0;ELSE IF CLKEVENT AND CLK = 1 THENTMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7s LED7S 0);END CASE;3435END PROCESS;36END one;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII 10.2 上编译时报出的第一条错误为:Type error: type in waveform element must beError feine 15: F

12、ile */led7cnt.vhd:“std_logic_vector第 行，错误:改正：第 行，错误：改正：第2页 共5页五、VHDLS序设方t： （ 16分）设计一数据选择器MUX其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX勺结构体（a）用if语句。 （b）用case语句。 （c）用whenelse 语句。Library ieee;Use ieee.std_logic_1164.all; Entity mymux isPort （sel : in std_logic_vector（1 downto0）;-选择信号输入Ain, Bin : in std_

13、logic_vector（1 downto0);数据输入Cout : out std_logic_vector(1 downto 0) );End mymux;一、单项选择题：（ 20 分）1大规模可编程器件主要有FPGA CPLD两类，下列对 CPLD吉构与工作原理的描述中，正确的是 。A. CPLD 是基于查找表结构的可编程逻辑器件；二查找表结构的可编程逻辑器件；B. CPLD 即是现场可编程逻辑器件的英文简称；C.早期的CPLD从GAL的结构扩展而来；D.在Xilinx 公司生产的器件中，XC9500系列属CPLD吉构2 .综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表

14、示转化成另一种表示的过程；在下面对综合的描述中， 是正确的。A.综合就是将电路的高级语言转化成低级的，可与 FPGA/ CPLD的基本结构相映射的网表文件 .B. 综合是纯软件的转换过程， 与器件硬件结构无关； C. 为实现系统的速度、 面积、性能的要求，需要对综合加以约束，称为强制综合。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；3 . IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP;下列所描述白IP核中，对于硬IP的正确描述为 。A.提供用VHDL等硬件描述语言描述的 功能块，但不涉及实现该功能块的具体

15、电路； B. 提供设计的最总产品 模型库； C. 以网表文件的形式提交用户，完成了综合的功能块； D. 都不是。4 . 基于EDA次件的FPGA / CPLD设计流程为：原理图/HDL文本输入-f综合- 适配-编程下载-硬件测试。功能仿真时序仿真逻辑综合配置引脚锁定A. B.C.D.5 下面对利用原理图输入设计方法进行数字电路系统设计， 那一种说法是不正确的 。A. 原理图输入设计方法直观便捷， 但不适合完成较大规模的电路系统设计； B. 原理图输入设计方法一般是一种自底向上的设计方法； C. 原理图输入设计方法无法对电路进行功能描述； D. 原理图输入设计方法也可进行层次化设计。6.在VHD

16、L语言中，下列对进程（PROCESS语句的语句结构及语法规则的描述中，不正确 的是 。A. PROCES划一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。 B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号； C. 进程由说明部分、 结构体部分、 和敏感信号三部分组成； D. 当前进程中声明的变量不可用于其他进 程。7 嵌套使用 IF 语句，其综合结果可实现。A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。8 电子系统设计优化， 主要考虑提高资源利用率减少功耗 即面积优化， 以及提高运行速度 即速度优化；指出下列那种方法不属于速度优化： 。A. 流水线设计B. 串行化 C. 关键路径法D. 寄存器配平9 . 在一个VHDL设计中idata是一个信号，数据类型为integer ,