第五存储器和高速缓存技术ppt课件

1、第五章第五章 存储器和高速缓存技术存储器和高速缓存技术5.1 5.1 半导体存储器概述半导体存储器概述5.2 5.2 随机存取存储器随机存取存储器5.3 5.3 只读存储器只读存储器5.4 5.4 半导体存储器与半导体存储器与CPUCPU的衔接的衔接5.5. 高档微机中的高速缓存技术高档微机中的高速缓存技术5.1 5.1 半导体存储器概述半导体存储器概述 除采用磁、光原理的辅存外，其它存储器主要都是采用半导体存储器 本章引见采用半导体存储器及其组成主存的方法CPUCACHE主存内存主存内存辅存外存辅存外存0000H 0001H 0002H XXXXH 读写控制总线 数据总线 地址译码器 地址

2、内容 地址总线 存储器的逻辑构造表示图存储器的逻辑构造表示图高高低低小小大大快快慢慢辅存辅存存放器存放器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价钱价钱 位位存储器三个主要特性的关系存储器三个主要特性的关系存储器的层次构造存储器的层次构造CPUCPU主机主机1、主存和高速缓存之间的关系 CacheCache引入引入: : 为处理为处理cpucpu和主存之间的速度差距和主存之间的速度差距, ,提高整机的运提高整机的运算速度算速度, ,在在cpucpu和主存之间插入的由高速电子器件和主存之间插入的由高速电子器件组成的容量不大组成的容量不大, ,但速度很高的存储器作

3、为缓冲但速度很高的存储器作为缓冲区。区。 CacheCache特点特点 存取速度最快，容量小，存储控制和管理由硬件存取速度最快，容量小，存储控制和管理由硬件实现。实现。 CacheCache任务原理任务原理程序访问的部分性程序访问的部分性 在较短时间内由程序产生的地址往往集中在存储在较短时间内由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。指令分布的延器逻辑地址空间的很小范围内。指令分布的延续性和循环程序及子程序的多次执行这种对部续性和循环程序及子程序的多次执行这种对部分的存储器地址频繁访问，而对此范围以外的地分的存储器地址频繁访问，而对此范围以外的地址范围甚少的景象就成为程序访问的

4、部分性。址范围甚少的景象就成为程序访问的部分性。 数据分布不如指令明显，但对数组的访问及任务数据分布不如指令明显，但对数组的访问及任务单元的选择可使存储地址相对集中。单元的选择可使存储地址相对集中。2、主存与辅存之间的关系 主存:(半导体资料组成) 优:速度较快 缺:容量居中,单位本钱高,价钱居中。 辅存:(光盘,磁盘) 优:容量大,信息长久保管,单位本钱低. 缺:存取速度慢 CPU正在运转的程序和数据存放在主存 暂时不用的程序和数据存放在辅存 辅存只与主存进展数据交换缓存缓存CPU主存主存辅存辅存缓存缓存 主存层次和主存主存层次和主存 辅存层次辅存层次缓存缓存主存主存辅存辅存主存主存虚拟存储

5、器虚拟存储器10 ns20 ns200 nsms虚地址虚地址逻辑地址逻辑地址实地址实地址物理地址物理地址主存储器主存储器速度速度容量容量选择存储器件的思索要素选择存储器件的思索要素1 1易失性易失性 2 2只读性只读性3 3位容量位容量 4 4功耗功耗5 5速度速度 6 6价钱价钱7 7可靠性可靠性5.1.1 5.1.1 半导体存储器的分类半导体存储器的分类 按制造工艺按制造工艺 双极型：速度快、集成度低、功耗大双极型：速度快、集成度低、功耗大 MOSMOS型：速度慢、集成度高、功耗低型：速度慢、集成度高、功耗低 按运用属性按运用属性 随机存取存储器随机存取存储器RAMRAM：可读可写、断：可

6、读可写、断电丧失电丧失 只读存储器只读存储器ROMROM：正常只读、断电不：正常只读、断电不丧失丧失半导体存储器的分类半导体存储器的分类半导体半导体存储器存储器只读存储器只读存储器 ROM随机存取存储器随机存取存储器RAM静态静态RAMSRAM动态动态RAMDRAM 非易失非易失RAMNVRAM掩膜式掩膜式ROM一次性可编程一次性可编程ROMPROM 紫外线擦除可编程紫外线擦除可编程ROMEPROM电擦除可编程电擦除可编程ROMEEPROM闪烁存储器闪烁存储器FLASH ROMEEPROM1.读写存储器读写存储器RAM组成单元组成单元速度速度 集成度集成度应用应用SRAM触发器触发器快快低低小

7、容量系统小容量系统DRAM极间电容极间电容慢慢高高大容量系统大容量系统NVRAM带微型电池带微型电池慢慢低低小容量非易小容量非易失失2.只读存储器只读存储器ROM 掩膜掩膜ROM：信息制造在芯片中，不可更改：信息制造在芯片中，不可更改 PROM：允许一次编程，以后不可更改：允许一次编程，以后不可更改 EPROM：用紫外光擦除，擦除后可编程；并允许：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程用户多次擦除和编程 EEPROME2PROM：采用加电方法在线进展：采用加电方法在线进展擦除和编程，也可多次擦写擦除和编程，也可多次擦写 Flash Memory闪存：可以快速擦写的闪存：可以快速擦

8、写的EEPROM，但只能按块，但只能按块Block擦除擦除5.1.2 5.1.2 半导体存储器芯片的构造半导体存储器芯片的构造地地址址寄寄存存地地址址译译码码存储体存储体控制电路控制电路AB数数据据寄寄存存读读写写电电路路DBOE WE CS 存储体存储器芯片的主要部分，用来存储信息 地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元 片选和读写控制逻辑选中存储芯片，控制读写操作 存储体存储体 每个存储单元具有一个独一的地址，可存每个存储单元具有一个独一的地址，可存储储1位位片构造或多位字片构造位位片构造或多位字片构造二进制数据二进制数据 存储容量与地址、数据线个数有关：存储容量与地

9、址、数据线个数有关： 芯片的存储容量芯片的存储容量2MN 存储单元数存储单元数存储单元的位数存储单元的位数 M：芯片的地址线根数：芯片的地址线根数 N：芯片的数据线根数：芯片的数据线根数 存储矩阵 字构造:同一芯片存放一个字的多位，如8位。 优点是:选中某个单元,其包含的各位信息可从同一芯片读出,缺陷是芯片外引线较多,本钱高.适宜容量小的静态RAM. 位构造:同一芯片存放多个字的同一位. 优点是芯片的外引线少,缺陷是需求多个芯片组和任务.适宜动态RAM 和大容量静态RAM 一个根本单元电路只能存放一位二进制信息一个根本单元电路只能存放一位二进制信息,为保管大量信息为保管大量信息,存储器中需求将

10、许多根本单元电路按一定的顺序陈列成阵列方式存储器中需求将许多根本单元电路按一定的顺序陈列成阵列方式,这这样的这列称为存储矩阵样的这列称为存储矩阵.陈列方式陈列方式:字构造和位构造字构造和位构造.10221023123位构造01127字构造D7 D6 D02、地址译码器 功能功能:接纳系统总线传来的地址信号接纳系统总线传来的地址信号,产生地址产生地址译码信号后译码信号后,选中存储矩阵中的某个或几个根选中存储矩阵中的某个或几个根本存储单元本存储单元. 从构造类型上分类从构造类型上分类:单译码单译码,双译码双译码 单译码方式适宜小容量的存储器单译码方式适宜小容量的存储器 例如：地址线例如：地址线12

11、根根 对应对应4096个形状，需求个形状，需求4096根译码线根译码线 双译码方式适宜大容量存储器双译码方式适宜大容量存储器(也称为矩阵译也称为矩阵译码器码器 分分X、Y两个方向的译码两个方向的译码 例如：地址线例如：地址线12根根 X、Y方向各方向各6根，根，64*64=4096个形状，个形状，128根根译码线译码线 地址译码电路地址译码电路译译码码器器A5A4A3A2A1A06301存储单元存储单元64个单元个单元行行译译码码A2A1A0710列译码列译码A3A4A501764个单元个单元单译码双译码 单译码构造单译码构造 双译码构造双译码构造 双译码可简化芯片设计双译码可简化芯片设计 主

12、要采用的译码构造主要采用的译码构造 片选和读写控制逻辑片选和读写控制逻辑 片选端片选端CS*或或CE* 有效时，可以对该芯片进展读写操作有效时，可以对该芯片进展读写操作 输出输出OE* 控制读操作。有效时，芯片内数据输出控制读操作。有效时，芯片内数据输出 该控制端对应系统的读控制线该控制端对应系统的读控制线 写写WE* 控制写操作。有效时，数据进入芯片中控制写操作。有效时，数据进入芯片中 该控制端对应系统的写控制线该控制端对应系统的写控制线5.2 5.2 随机存取存储器随机存取存储器静态RAMSRAM 2114SRAM 6264动态动态RAMRAMDRAM 4116DRAM 4116DRAM

13、2164DRAM 21645.2.1 5.2.1 静态静态RAMRAM SRAMSRAM的根本存储单元是触发器电路的根本存储单元是触发器电路 每个根本存储单元存储二进制数一位每个根本存储单元存储二进制数一位 许多个根本存储单元构成行列存储矩阵许多个根本存储单元构成行列存储矩阵 SRAMSRAM普通采用普通采用“字构造存储矩阵：字构造存储矩阵： 每个存储单元存放多位每个存储单元存放多位4 4、8 8、1616等等 每个存储单元具有一个地址每个存储单元具有一个地址静态RAM的六管根本存储单元集成度低，但速度快，集成度低，但速度快，价钱高，常用做价钱高，常用做CacheCache。 T1和和T2组成

14、一个双稳态组成一个双稳态触发器，用于保管数据。触发器，用于保管数据。T3和和T4为负载管。为负载管。 如如A点为数据点为数据D，那么，那么B点为数据点为数据/D。T1T2ABT3T4+5VT5T6 行选择线有效高电行选择线有效高电 平平时，时，A 、B处的数据信处的数据信息经过门控管息经过门控管T5和和T6送送至至C、D点。点。行选择线行选择线CD列选择线列选择线T7T8I/OI/O 列选择线有效高电列选择线有效高电 平平时，时，C 、D处的数据信处的数据信息经过门控管息经过门控管T7和和T8送送至芯片的数据引脚至芯片的数据引脚I/O。 (1) 静态静态 RAM 根本电路根本电路A 触发器非端

15、触发器非端1T4T触发器触发器5TT6、行开关行开关7TT8、列开关列开关7TT8、一列共用一列共用A 触发器原端触发器原端T1 T4T5T6T7T8AA写放大器写放大器写放大器写放大器DIN写选择写选择读选择读选择DOUT读放读放位线位线A位线位线A列地址选择列地址选择行地址选择行地址选择T1 T4静态静态RAM的构造的构造 1 2 31 32 1 2 31 32 读/写 选片 输入 A5 A6 A7 A8 A9 1 2 31 32 1 2 31 32 32321024 存储单元 译码器 地址反相器 A0A1A2A3A4 驱动器 I/O 电路 Y 译码器 地址反相器 控制 电路 输出 驱动

16、典型的RAM的表示图SRAM芯片芯片2114 存储容量为存储容量为10244 18个引脚：个引脚： 10根地址线根地址线A9A0 4根数据线根数据线I/O4I/O1 片选片选CS* 读写读写WE*123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GNDIntel 6116Intel 6116是是CMOSCMOS静态静态RAMRAM芯片，属双列直插芯片，属双列直插式、式、2424引脚封装。它的存储容量为引脚封装。它的存储容量为2K2K8 8位，位，其引脚及功能框图如以下图所示。其引脚及功能框图如以下图所

17、示。方框图引脚图Intel 6116 61166116芯片内部的存储体是一个由芯片内部的存储体是一个由128128128128 1638416384个静态存储电路组成的存储矩阵。个静态存储电路组成的存储矩阵。 A0A0A10 11A10 11根地址线供对其进展行、列地根地址线供对其进展行、列地址译码，以便对址译码，以便对211211 2048 2048个存储单元进个存储单元进展选址。展选址。61166116有有8 8根数据输入根数据输入/ /输出线输出线I/O0I/O0I/O7 I/O7 ，每条列选择线控制，每条列选择线控制8 8位。位。ACSDOUT地址有效地址有效地址失效地址失效片选失效片

18、选失效数据有效数据有效数据稳定数据稳定高阻高阻静态静态 RAM 读读 时序时序 tAtCOtOHAtOTDtRC片选有效片选有效读周期读周期 tRC tRC 地址有效地址有效 下一次地下一次地址有效址有效读时间读时间 tA tA 地址有效地址有效数据稳定数据稳定 tCO tCO 片选有效片选有效数据稳定数据稳定tOTD tOTD 片选失效片选失效输出高阻输出高阻tOHA tOHA 地址失效后的地址失效后的数据维持时间数据维持时间twc写周期写周期=地址建立地址建立taw+写脉冲宽度写脉冲宽度tw+写操作恢复。写操作恢复。tDw数据有效时间。数据有效时间。DRAM的写周期是先送行数据信号的写周期

19、是先送行数据信号再送地址信号和行选通讯号，后送列选通讯号。再送地址信号和行选通讯号，后送列选通讯号。存储器的写周期tWC地址CS数据输入BADCStW数据坚持数据输出tDWtAWACSWEDOUTDIN静态静态 RAM (6116) 写写 时序时序 tWCtWtAWtDWtDHtWR写周期写周期 tWC tWC 地址有效地址有效下一次地址有下一次地址有效效写时间写时间 tW tW 写命令写命令 WE WE 的有效的有效时间时间tAW tAW 地址有效地址有效片选有效的滞后时间片选有效的滞后时间tWR tWR 片选失效片选失效下一次地址有效下一次地址有效tDW tDW 数据稳定数据稳定 WE W

20、E 失效失效tDH WE tDH WE 失效后的数据维持时间失效后的数据维持时间SRAM芯片芯片6264 存储容量为8K8 28个引脚： 13根地址线A12A0 8根数据线D7D0 片选CS1*、CS2 读写WE*、OE*+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND123456789101112131428272625242322212019181716155.2.2 动态动态RAM DRAM的根本存储单元是单个场效应管及其的根本存储单元是单个场效应管及其极间电容极间电容 必需配备必需配备“读出再生放大电路

21、进展刷新读出再生放大电路进展刷新 每次同时对一行的存储单元进展刷新每次同时对一行的存储单元进展刷新 每个根本存储单元存储二进制数一位每个根本存储单元存储二进制数一位 许多个根本存储单元构成行列存储矩阵许多个根本存储单元构成行列存储矩阵 DRAM普通采用普通采用“位构造存储体：位构造存储体： 每个存储单元存放一位每个存储单元存放一位 需求需求8个存储芯片构成一个字节单元个存储芯片构成一个字节单元 每个字节存储单元具有一个地址每个字节存储单元具有一个地址 写入写入所写数据加到所写数据加到WDWD上；上；翻开翻开T3T3对对CSCS充电或放电；充电或放电； 坚持坚持断开断开T3T3无放电回路无放电回

22、路CSCS可信息保管可信息保管( (会缓慢走漏会缓慢走漏) )； 需定时刷新需定时刷新CSCS中信息中信息 读出读出在在上加正脉冲上加正脉冲对对CDCD预充电；翻开预充电；翻开T2T2读读RDRD上上电压电压T1T1导通为导通为1(1(非破坏性读非破坏性读) )； 刷新刷新先读出数据、再写入所读数据。先读出数据、再写入所读数据。写数据线写数据线WDWD读选择线读选择线T4T4EDED读数据线读数据线RDRD预充电预充电CDCD& & &行选行选择线择线T3T3T2T2CSCST1T1写选择线写选择线写写读读 1.3 1.3管管MOSMOS式动态存储元任务原理：式动态存储

23、元任务原理： 2. 2.单管单管MOSMOS式动态存储元任务原理：式动态存储元任务原理：数据线数据线D D行选择线行选择线X XT1T1CDCDCSCS 写入写入所写数据加到所写数据加到D D上，上， 翻开翻开T1T1对对CSCS充电或放电；充电或放电； 坚持坚持断开断开T1T1无放电回路无放电回路信息存信息存 储在储在CSCS中中( (会缓慢走漏会缓慢走漏) )； 读出读出在在D D上加正脉冲上加正脉冲对对CDCD预充电，翻开预充电，翻开T1DT1D上上电位将变化电位将变化(CS(CS与与CDCD上电位不等上电位不等)放大变化可得到信息放大变化可得到信息CSCS得到得到充电充电( (破坏性读

24、破坏性读) )，用读出数据立刻对，用读出数据立刻对CSCS重新写入重新写入( (称为再生称为再生) )； 刷新刷新步骤与读操作完全一样。步骤与读操作完全一样。 * *单管单管MOSMOS式与式与3 3管管MOSMOS式存储元的区别：式存储元的区别： MOS MOS管数管数只需一个；只需一个；现代现代DRAMDRAM均采用单管均采用单管MOSMOS式！式！ 数据线数据线-只需一根；只需一根； 读操作读操作-读后需立刻再生信息读后需立刻再生信息( (延迟略大延迟略大) )； 刷新刷新均需定时均需定时( (如如2ms3.3ms2ms3.3ms内内) )对各存储元刷新。对各存储元刷新。 在一些实践的在

25、一些实践的DRAM存储芯片中，如存储芯片中，如16K*1b的的动态存储器，为了减少封装引脚数，地址码分两批动态存储器，为了减少封装引脚数，地址码分两批每批每批7位送入存储器。先送行地址，后送列地位送入存储器。先送行地址，后送列地址。行地址由行地址选通讯号址。行地址由行地址选通讯号RAS送入行地址锁存送入行地址锁存器，再经过行地址译码器输出器，再经过行地址译码器输出7：128线。列地址由线。列地址由列地址选通讯号列地址选通讯号CAS送入列地址锁存器，再经过列送入列地址锁存器，再经过列地址译码器进展译码输出地址译码器进展译码输出7：128线。线。 在读出时，读出放大器又使相应的存储单元的存在读出时

26、，读出放大器又使相应的存储单元的存储信息自动恢复重写，所以读出放大器还用作储信息自动恢复重写，所以读出放大器还用作再生放大器。再生放大器。5.2.2.2 DRAM5.2.2.2 DRAM芯片组成例如芯片组成例如 * *Intel 2116Intel 2116芯片：芯片： - -单管单管MOSMOS存储元存储元 参数参数容量容量=16K=16K1 1位；数据引脚位；数据引脚=2=2根根( (单向单向DIN/DOUTDIN/DOUT、共共1 1位数据宽度位数据宽度) )；地址引脚；地址引脚=14/2=7=14/2=7根根( (分时复用分时复用) )。 构造构造22个个6464128128存储阵列存

27、储阵列( (便于减少译码延迟便于减少译码延迟) )； 时钟发生器串联时钟发生器串联( (可保证有效的读写时序可保证有效的读写时序) )。6:646:64行行译码器译码器6464128128存储矩阵存储矩阵128128个读出个读出再生放大器再生放大器7:1287:128列译码器列译码器6464128128存储矩阵存储矩阵行时钟发生器行时钟发生器列时钟发生器列时钟发生器写时钟发生器写时钟发生器数据输数据输出缓冲出缓冲数据输数据输入锁存入锁存RASRASCASCAS WE WEDOUTDOUTDINDIN6:646:64行行译码器译码器A12A12A7A7A1A13 3A6A6A0A0A6A6A0A

28、0列地址列地址锁存器锁存器行地址行地址锁存器锁存器单管动态单管动态 RAM 2116 (16K 1位位) 外特性外特性时序与控制时序与控制 行时钟行时钟列时钟列时钟写时钟写时钟 WERASCAS缓存器缓存器行地址行地址缓存器缓存器列地址列地址 A6A0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码 I/O缓存器缓存器数据输出数据输出驱动驱动数据输入数据输入存放器存放器 DINDOUTDINDOUTA6A0DRAM 2116的读周期的读周期DOUT地址地址TCACTRACTCAHTASCTASRTRAHTCASTRCDTRASTRC行地址行地址列地址列地址

29、WECASRAS存储地址需求分两批传送存储地址需求分两批传送行地址选通讯号行地址选通讯号RAS*有效，开场传送行有效，开场传送行地址地址随后，列地址选通讯号随后，列地址选通讯号CAS*有效，传送有效，传送列地址，列地址，CAS*相当于片选信号相当于片选信号读写信号读写信号WE*读有效读有效数据从数据从DOUT引脚输出引脚输出DRAM 2116的写周期的写周期TWCSTDS列地址列地址行地址行地址地址地址 TDHTWRTCAHTASCTASRTRAHTCASTRCDTRCTRASDINWECASRAS存储地址需求分两批传送存储地址需求分两批传送行地址选通讯号行地址选通讯号RAS*有效，开场传送行

30、地址有效，开场传送行地址随后，列地址选通讯号随后，列地址选通讯号CAS*有效，传送列地有效，传送列地址址读写信号读写信号WE*写有效写有效数据从数据从DIN引脚进入存储单元引脚进入存储单元DRAM 2116的刷新的刷新TRCTCRPTRAS高阻高阻TASRTRAH行地址行地址地址地址DINCASRAS采用采用“仅行地址有效方法刷新仅行地址有效方法刷新行地址选通行地址选通RAS*有效，传送行地址有效，传送行地址列地址选通列地址选通CAS*无效，没有列地址无效，没有列地址芯片内部实现一行存储单元的刷新芯片内部实现一行存储单元的刷新没有数据从输入输出没有数据从输入输出存储系统中一切芯片同时进展刷新存

31、储系统中一切芯片同时进展刷新DRAM必需每隔固定时间就刷新必需每隔固定时间就刷新DRAM芯片芯片2164 存储容量为存储容量为64K1 16个引脚：个引脚： 8根地址线根地址线A7A0 1根数据输入线根数据输入线DIN 1根数据输出线根数据输出线DOUT 行地址选通行地址选通RAS* 列地址选通列地址选通CAS* 读写控制读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A712345678161514131211109MOSMOS型型SRAMSRAM与与DRAMDRAM芯片比较芯片比较 * *DRAMDRAM芯片的优点：芯片的优点： DRAMDRA

32、M集成度远高于集成度远高于SRAM(DRAMSRAM(DRAM采用采用3 3管或单管管或单管MOSMOS存储存储元元) )； DRAMDRAM地址引脚减少了一半地址引脚减少了一半( (采用双地址时序方式时采用双地址时序方式时) )； DRAMDRAM功耗是功耗是SRAMSRAM的的1/6(DRAM1/6(DRAM采用单管采用单管MOSMOS存储元时存储元时) )； DRAMDRAM本钱是本钱是SRAMSRAM的的1/4(1/4(需添加辅助电路需添加辅助电路) )。 * *DRAMDRAM芯片的缺陷：芯片的缺陷： DRAMDRAM速度比速度比SRAMSRAM低低( (运用动态元件运用动态元件 电

33、容电容)； DRAMDRAM需配置再生电路，添加了一部分功耗。需配置再生电路，添加了一部分功耗。 * *芯片运用：芯片运用： 高速度、小容量高速度、小容量MEMMEM常用常用SRAMSRAM芯片构成，如芯片构成，如CacheCache； 大容量大容量MEMMEM常用常用DRAMDRAM芯片构成，如主存。芯片构成，如主存。5.3 5.3 只读存储器只读存储器EPROMEPROM 2716EPROM 2764EEPROMEEPROM 2717AEEPROM 2864A5.3.1 5.3.1 半导体只读存储器组成与原理非易失半导体只读存储器组成与原理非易失性性1 1、根本构造、根本构造, ,特点及类

34、型特点及类型行译码器A0A1列译码器A2A3片选数据2、一次性可编程存储器PROM行线行线X列线列线YVCCTXY熔丝熔丝5.3.25.3.2、只读存储器、只读存储器(Read only Memory(Read only Memory，R0M)R0M)1 1、掩模、掩模ROM(MROM)ROM(MROM) * *特征：用户不可修正信息；特征：用户不可修正信息； 存储元形状：用元件有存储元形状：用元件有/ /无表示无表示“1 1/ /“0 0； 数据读出：字选线加电压，位线数据读出：字选线加电压，位线电压为所选存储元的数据。电压为所选存储元的数据。2 2、可编程、可编程ROM(PROM)ROM(

35、PROM) * *特征：用户可一次性修正信息特征：用户可一次性修正信息( (电写入电写入) )； * *存储元形状：用二极管存储元形状：用二极管/ /熔丝的通熔丝的通/ /断表示断表示“1 1/ /“0 0； * *数据写入：字线数据写入：字线X X加电压，假设写加电压，假设写0 VD=V0 VD=V地地熔丝熔断，熔丝熔断， 假设写假设写1 VD=V1 VD=V中中熔丝不断；熔丝不断； * *数据读出：字线数据读出：字线X X加电压、加电压、VD=VVD=V中，中， 用检测用检测VDVD变化的方法可得数据。变化的方法可得数据。VCCVCC字线字线X X位线位线D DVCCVCC字线字线X X位

36、线位线D DVDVDVDVD3 3、可擦除可编程、可擦除可编程ROM(EPROM)ROM(EPROM) * *特征：用户可多次修正信息特征：用户可多次修正信息( (电写入、光擦除电写入、光擦除) )； * *存储元形状：用浮置雪崩注入存储元形状：用浮置雪崩注入MOSMOS管管/ /叠栅注入叠栅注入MOSMOS管的浮置管的浮置栅能否带负电荷表示栅能否带负电荷表示“1 1/ /“0 0( (以叠栅注入以叠栅注入MOSMOS管为例管为例) )； * *写数据写数据“1 1( (写入写入) )： 如右图，脉冲宽度约如右图，脉冲宽度约50ms50ms； * *数据读出：如右图，读出周期数据读出：如右图，

37、读出周期usus级。级。 * *写数据写数据“0 0 ( (擦除擦除) )：用紫外线照射：用紫外线照射10102020分钟分钟( (浮置栅上电子获得光子能量浮置栅上电子获得光子能量电子穿过电子穿过SiO2SiO2层与基体电荷中和层与基体电荷中和)整个芯片一同擦除；整个芯片一同擦除； 字线字线X X位线位线D D(b)(b)读出形状读出形状(a)(a)写写1 1形状形状0V0V 字线字线X X位线位线D D+25V+25V+25V+25VD DS SP P基体基体N N源极源极S S漏极漏极D D控制栅控制栅GCGCSiOSiO2 2N N浮置栅浮置栅GfGfP P基体基体N N源极源极S S漏

38、极漏极D D控制栅控制栅GCGCSiOSiO2 2N N+ + + + + + + + +- - - - - - - - -GCGC4 4、电可擦除可编程、电可擦除可编程ROM(E2PROM)ROM(E2PROM) * *特征：用户可多次修正信息特征：用户可多次修正信息( (电写入、电擦除电写入、电擦除) )； * *存储元形状：用浮栅隧道氧存储元形状：用浮栅隧道氧化层化层MOSMOS管的浮置栅能否带负电荷管的浮置栅能否带负电荷表示表示“1 1/ /“0 0； * *写数据写数据/ /数据读出：数据读出： 如以下图，写脉冲宽度约如以下图，写脉冲宽度约10ms10ms，读出周期，读出周期usus

39、级；级； 擦除精度可为块擦除精度可为块( (普通同一行存储元的普通同一行存储元的GCGC互连互连) )； 因擦因擦/ /写时间较长、电压较高，故常用做写时间较长、电压较高，故常用做ROM(ROM(只读出只读出) )。字选线字选线X X位线位线D DGCGC+3V+3V+5V+5V(c)(c)读出形状读出形状字选线字选线X X位线位线D DGCGC+20V+20V+20V+20V(a)(a)写写1(1(写入写入) )形状形状+0V+0V字选线字选线X X位线位线D DGCGC+20V+20V+20V+20V(b)(b)写写0(0(擦除擦除) )形状形状+0V+0VN N 基基体体P PS SD

40、DGCGCSiOSiO2 2P PD DS SGCGC5 5、快擦写存储器、快擦写存储器(FLASH)(FLASH) * *特征：用户可多次修正信息特征：用户可多次修正信息( (电写入、电擦除电写入、电擦除) )； * *存储元形状与构造：与存储元形状与构造：与EPROMEPROM类似，氧化层更薄类似，氧化层更薄( (擦除快擦除快) )； * *数据写入：写入数据写入：写入“1 1与与EPROMEPROM一样，脉冲宽度约一样，脉冲宽度约10us10us， 写入写入“0 0与与E2PROME2PROM一样，脉冲宽度约一样，脉冲宽度约100us100us； 擦除精度只能为块擦除精度只能为块( (普

41、通同一行存储元的普通同一行存储元的GCGC互连互连) )。(a)(a)写写1(1(写入写入) )形状形状字线字线X X位线位线D D+6V+6V+12V+12V0V0V(b)(b)写写0(0(擦除擦除) )形状形状字线字线X X位线位线D D0V0V+0V+0V+12V+12V(c)(c)读出形状读出形状字线字线X X位线位线D D+5V+5V0V0VD DS SP P基体基体N NS SD DGCGCSiOSiO2 2N NGCGCEPROM芯片芯片2716 存储容量为存储容量为2K8 24个引脚：个引脚： 11根地址线根地址线A10A0 8根数据线根数据线DO7DO0 片选片选/编程编程C

42、E*/PGM 读写读写OE* 编程电压编程电压VPPVDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2VssEPROM芯片芯片2764 存储容量为存储容量为8K8 28个引脚：个引脚： 13根地址线根地址线A12A0 8根数据线根数据线D7D0 片选片选CE* 编程编程PGM* 读写读写OE* 编程电压编程电压VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4

43、D3123456789101112131428272625242322212019181716151 12 23 34 45 56 67 78 89 91010111112121313141415151616171718181919202021212222232324242525262627272828VppVppA12A12A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0D0D0D1D1D2D2GNDGNDD3D3D4D4D5D5D6D6D7D7CECEA10A10OEOEA11A11A9A9A8A8A13A13A14A14VccVcc2725627256引脚图引脚图A14A

44、14A13A13A12A12A11A11A10A10A9A9A8A8A7A7A6A6A5A5A4A4A3A3A2A2A1A1A0A0CECEOEOED7D7D6D6D5D5D4D4D3D3D2D2D1D1D0D02725627256逻辑图逻辑图EPROM芯片27256EEPROMEEPROM 用加电方法，进展在线无需拔下，直接在电路中擦写擦除和编程一次完成 有字节擦写、块擦写和整片擦写方法 并行EEPROM：多位同时进展 串行EEPROM：只需一位数据线EEPROM芯片芯片2817A 存储容量为2K8 28个引脚： 11根地址线A10A0 8根数据线I/O7I/O0 片选CE* 读写OE*、W

45、E* 形状输出RDY/BUSY* R/BNC A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND VCC WE NC A8 A9 NC OE A10 CE D7 D6 D5 D4 D3 1 28 2 27 3 26 4 25 5 24 6 23 7 22 8 21 9 20 10 19 11 18 12 17 13 16 14 15 EEPROM芯片芯片2864A 存储容量为8K8 28个引脚： 13根地址线A12A0 8根数据线I/O7I/O0 片选CE* 读写OE*、WE*VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA1

46、2A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND123456789101112131428272625242322212019181716155.4 5.4 半导体存储器与半导体存储器与CPUCPU的衔接的衔接 SRAM、EPROM与CPU的衔接 译码方法同样适宜I/O端口5.5.1 5.5.1 存储芯片与存储芯片与CPUCPU的衔接的衔接存储芯片的数据线 存储芯片的地址线 存储芯片的片选端 存储芯片的读写控制线CPU与存储器的衔接时应留意的问题1 1CPUCPU总线的带负载才干总线的带负载才干2 2存储器的组织、地址分配与片选问题存储器的组织、地址分配与片选问题3 3CPUC

47、PU的时序与存储器的存取速度之间的时序与存储器的存取速度之间的配合的配合591CPU总线的负载才干 通常通常CPUCPU总线的负载才干是一个总线的负载才干是一个TTLTTL器件或器件或2020个个MOSMOS器件。器件。 普通小型系统中，普通小型系统中，CPUCPU可直接与存储器芯片相连。可直接与存储器芯片相连。而在较大系统中，当总线负载数超越限定时该当而在较大系统中，当总线负载数超越限定时该当加接驱动器。加接驱动器。 地址线、控制线是单向的，故采用单向驱动器，地址线、控制线是单向的，故采用单向驱动器，如如74LS24474LS244，Intel8282Intel8282等，而数据线是双向传动

48、等，而数据线是双向传动的 ， 故 采 用 双 向 驱 动 器 ， 如的 ， 故 采 用 双 向 驱 动 器 ， 如 7 4 L S 2 4 57 4 L S 2 4 5 、Intel8286/8287Intel8286/8287等。等。602存储器与CPU之间的时序配合 选用存储芯片时，必需思索它的存取速度和选用存储芯片时，必需思索它的存取速度和CPUCPU速度的速度的匹配问题，即时序配合。匹配问题，即时序配合。 为了使为了使CPUCPU能与不同速度的存储器相衔接，一种常用的能与不同速度的存储器相衔接，一种常用的方法是运用方法是运用“等待恳求信号。该方法是在等待恳求信号。该方法是在CPUCPU

49、设计时设计时设置一条设置一条“等待恳求输入线。等待恳求输入线。 假设与假设与CPUCPU衔接的存储器速度较慢，使衔接的存储器速度较慢，使CPUCPU在规定的的在规定的的读读/ /写周期内不能完成读写周期内不能完成读/ /写操作，那么在写操作，那么在CPUCPU执行访问执行访问存储器指令时，由等待信号发生器向存储器指令时，由等待信号发生器向CPUCPU发出发出“等待恳等待恳求信号，使求信号，使CPUCPU在正常的读在正常的读/ /写周期之外再插入一个写周期之外再插入一个或几个等待周期或几个等待周期TwTw，以便经过改动指令的时钟周期数，以便经过改动指令的时钟周期数使系统速度变慢，从而到达与慢速存

50、储器匹配的目的。使系统速度变慢，从而到达与慢速存储器匹配的目的。613存储芯片的选用和地址分配存储芯片类型和芯片型号的选择要素存储芯片类型和芯片型号的选择要素存放对象存放对象存储容量存储容量存取速度存取速度构造构造价钱。价钱。62片选控制方法 存储芯片存储芯片存储模块存储模块存储体存储体 进展位扩展 以实现按字节编址的构造 进展字扩展 以满足总容量的要求存储体、地址译码、数据缓存储体、地址译码、数据缓冲和读写控制冲和读写控制 位扩展：因每个字的位数不够而扩展数据输出线的数目；位扩展：因每个字的位数不够而扩展数据输出线的数目；字扩展：因总的字数不够而扩展地址输入线的数目，所以字扩展：因总的字数不

51、够而扩展地址输入线的数目，所以也称为地址扩展；也称为地址扩展；1. 1. 存储芯片数据线的处置存储芯片数据线的处置 假设芯片的数据线正好假设芯片的数据线正好8 8根：根： 一次可从芯片中访问到一次可从芯片中访问到8 8位数据位数据 全部数据线与系统的全部数据线与系统的8 8位数据总线相连位数据总线相连 假设芯片的数据线缺乏假设芯片的数据线缺乏8 8根：根： 一次不能从一个芯片中访问到一次不能从一个芯片中访问到8 8位数据位数据 利用多个芯片扩展数据位利用多个芯片扩展数据位 这个扩展方式简称这个扩展方式简称“位扩展位扩展存储芯片的位扩展：D0D7用64K1bit的芯片扩展实现64KB存储器进展位

52、扩展时，模块中一切芯片的地址线和控制线互连构成整个模块的地址线和控制进展位扩展时，模块中一切芯片的地址线和控制线互连构成整个模块的地址线和控制线，而各芯片的数据线并列位线扩展构成整个模块的数据线线，而各芯片的数据线并列位线扩展构成整个模块的数据线8bit宽度。宽度。 A 0 A15R/WCS等效为64K*8A 0 A15D0 D7R/WCS存储器容量的扩展存储器容量的扩展位扩展位扩展21141A9A0I/O4I/O1片选片选D3D0D7D4A9A021142A9A0I/O4I/O1CECE 多个位扩展的存储芯片的数据线衔接于系统数据总线的不同位数 其它衔接都一样 这些芯片应被看作是一个整体 常

53、被称为“芯片组进展位扩展时，模块中一切芯片的地址线和控制线互连构成整个进展位扩展时，模块中一切芯片的地址线和控制线互连构成整个模块的地址线和控制线，而各芯片的数据线并列位线扩展构模块的地址线和控制线，而各芯片的数据线并列位线扩展构成整个模块的数据线成整个模块的数据线8bit宽度。宽度。 66存储芯片的字扩展：用8K8bit的芯片扩展实现64KB存储器D 0 D7CS 3-8译码器Y0Y1Y7A 13 A 14 A 15 进展字扩展时，模块中一切芯片的地址线、控制线和数据线互连构成整个模块进展字扩展时，模块中一切芯片的地址线、控制线和数据线互连构成整个模块的低位地址线、控制线和数据线的低位地址线

54、、控制线和数据线 ， CPU的高位地址线扩展的字线被用来译码以的高位地址线扩展的字线被用来译码以构成对各个芯片的选择线构成对各个芯片的选择线 片选线片选线 。 A 0 A12R/W64K*8A 0 A15D 0 D7R/WCS等效为2. 2. 存储芯片地址线的衔接存储芯片地址线的衔接 芯片的地址线通常应全部与系统的低位芯片的地址线通常应全部与系统的低位地址总线相连地址总线相连 寻址时，这部分地址的译码是在存储芯寻址时，这部分地址的译码是在存储芯片内完成的，我们称为片内完成的，我们称为“片内译码片内译码片内译码A9A0存储芯片存储芯片000H001H002H3FDH3FEH3FFH全0全1000

55、000010010110111101111范围16进制A9A03. 3. 存储芯片片选端的译码存储芯片片选端的译码 存储系统常需利用多个存储芯片扩展容量存储系统常需利用多个存储芯片扩展容量 也就是扩展了存储器地址范围也就是扩展了存储器地址范围 进展进展“地址扩展，需求利用存储芯片的片地址扩展，需求利用存储芯片的片选端对多个存储芯片组进展寻址选端对多个存储芯片组进展寻址 这个寻址方法，主要经过将存储芯片的片选这个寻址方法，主要经过将存储芯片的片选端与系统的高位地址线相关联来实现端与系统的高位地址线相关联来实现 这种扩展简称为这种扩展简称为“地址扩展或地址扩展或“字扩展字扩展地址扩展字扩展地址扩展

56、字扩展片选端片选端D7D0A19A10A9A02A9A0 D7D0CE1A9A0 D7D0CE译码器00000000010000000000 进展字扩展时，模块中一切芯片的地址线、控制线和数据进展字扩展时，模块中一切芯片的地址线、控制线和数据线互连构成整个模块的低位地址线、控制线和数据线线互连构成整个模块的低位地址线、控制线和数据线 ， CPU的的高位地址线扩展的字线被用来译码以构成对各个芯片的选择高位地址线扩展的字线被用来译码以构成对各个芯片的选择线线 片选线片选线 。 片选端常有效片选端常有效A19A15A14A0 全全0全全1D7D027256EPROMA14A0CEn令芯片组的片选端常

57、有效令芯片组的片选端常有效n不与系统的高位地址线发生联络不与系统的高位地址线发生联络n芯片组总处在被选中的形状芯片组总处在被选中的形状n虽简单易行、但无法再进展地址扩展，会虽简单易行、但无法再进展地址扩展，会出现出现“地址反复地址反复地址反复 一个存储单元具有多个存储地址的景象一个存储单元具有多个存储地址的景象 缘由：有些高位地址线没有用、可恣意缘由：有些高位地址线没有用、可恣意运用地址运用地址,出现地址反复时，常选取其中出现地址反复时，常选取其中既好用、又不冲突的一个既好用、又不冲突的一个“可用地址可用地址 例如：例如：00000H07FFFH 选取的原那么：高位地址全为选取的原那么：高位地

58、址全为0的地址的地址高位地址译码才更好 译码和译码器 译码：将某个特定的译码：将某个特定的“编码输入翻译编码输入翻译为独一为独一“有效输出的过程有效输出的过程 译码电路可以运用门电路组合逻辑译码电路可以运用门电路组合逻辑 译码电路更多的是采用集成译码器译码电路更多的是采用集成译码器 常用的常用的2:4译码器译码器74LS 常用的常用的3:8译码器译码器74LS 常用的常用的4:16译码器译码器74LS154存储地址译码电路74LS经常用来作为存储器的译码电路。 74LS引脚 A B C G2A G2B G1 Y7 GND VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 1 16 2 15 3

59、 14 4 13 5 12 6 11 7 10 8 9 G1C B AY7Y0有效输出有效输出0 0 10 0 01 1 1 1 1 1 1 0Y00 0 10 0 11 1 1 1 1 1 0 1Y10 0 10 1 01 1 1 1 1 0 1 1Y20 0 10 1 11 1 1 1 0 1 1 1Y30 0 11 0 01 1 1 0 1 1 1 1Y40 0 11 0 11 1 0 1 1 1 1 1Y50 0 11 1 01 0 1 1 1 1 1 1Y60 0 11 1 10 1 1 1 1 1 1 1Y7其他值其他值 1 1 1 1 1 1 1 1无效无效 74LS的真值的真值

60、 全译码 一切的系统地址线均参与对存储单元的译一切的系统地址线均参与对存储单元的译码寻址码寻址 包括低位地址线对芯片内各存储单元的译包括低位地址线对芯片内各存储单元的译码寻址片内译码，高位地址线对存储码寻址片内译码，高位地址线对存储芯片的译码寻址片选译码芯片的译码寻址片选译码 采用全译码，每个存储单元的地址都是独采用全译码，每个存储单元的地址都是独一的，不存在地址反复一的，不存在地址反复 译码电路能够比较复杂、连线也较多译码电路能够比较复杂、连线也较多全译码例如全译码例如A15 A14A13A16CBAE3 2764A19A18A17A12A0CEY6E2E1IO/M1C000H1DFFFH全0全10 0 0 1