第五章 锁存器及触发器

1、汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 第四章回顾第四章回顾 组合逻辑电路的输出状态只决定于同一时刻的输入状态，不包含存储电组合逻辑电路的输出状态只决定于同一时刻的输入状态，不包含存储电路。组合逻辑电路可由逻辑门电路构成的集成器件以及可编程逻辑器件路。组合逻辑电路可由逻辑门电路构成的集成器件以及可编程逻辑器件(PLD)等组成。等组成。 分析组合逻辑电路的目的是根据电路图确定已知电路的逻辑功能，掌握分析组合逻辑电路的目的是根据电路图确定已知电路的逻辑功能，掌握分析的方法和步骤。分析的方法和步骤。 设计组合逻辑电路的目的是根据所提出的实际问题，设计出逻

2、辑电路。设计组合逻辑电路的目的是根据所提出的实际问题，设计出逻辑电路。掌握电路设计的方法和步骤掌握电路设计的方法和步骤。 典型的中规模组合逻辑器件包括了编码器、译码器、数据分配器、数据典型的中规模组合逻辑器件包括了编码器、译码器、数据分配器、数据选择器、数值比较器、算术逻辑运算单元选择器、数值比较器、算术逻辑运算单元(加法器加法器)等。这些组合逻辑器件等。这些组合逻辑器件除了具有其基本功能外，通常还具有输入使能、输出使能、输入扩展、输除了具有其基本功能外，通常还具有输入使能、输出使能、输入扩展、输出扩展功能，其目的是使器件的功能更加灵活，便于构成更复杂的逻辑系出扩展功能，其目的是使器件的功能更

3、加灵活，便于构成更复杂的逻辑系统。统。 可编程逻辑器件可编程逻辑器件(PLD)可由用户自定义和设置逻辑功能，可以实现各种可由用户自定义和设置逻辑功能，可以实现各种组合逻辑电路。其特点是结构灵活、集成度高、速度快和可靠性高等。组合逻辑电路。其特点是结构灵活、集成度高、速度快和可靠性高等。 要能利用组合逻辑集成器件和可编程逻辑器件进行组合逻辑电路设计。要能利用组合逻辑集成器件和可编程逻辑器件进行组合逻辑电路设计。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5 5 锁存器和触发器锁存器和触发器 latch and flip-flop5.1 双稳态存储单元电路

4、双稳态存储单元电路5.2 锁存器锁存器5.3 触发器的电路结构和工作原理触发器的电路结构和工作原理5.4 触发器的逻辑功能触发器的逻辑功能汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 时序逻辑电路的一般框图时序逻辑电路的一般框图组组合合逻逻辑辑电电路路存储电路1xix1qlq1yjy1zkz组合逻辑电路与时序逻辑电路：组合逻辑电路与时序逻辑电路： A1 A2 An L1 L2 Lm 组合逻辑电路组合逻辑电路 组合逻辑电路的一般框图组合逻辑电路的一般框图汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 时序逻辑电路的工作

5、特征时序逻辑电路的工作特征: :锁存器锁存器和和触发器触发器是构成时序逻辑电路的基本逻辑单元是构成时序逻辑电路的基本逻辑单元 。 结构特征：结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈。由组合逻辑电路和存储电路组成，电路中存在反馈。任意时刻的输出状态不仅与当前的输入信号有关，而且与此任意时刻的输出状态不仅与当前的输入信号有关，而且与此前电路的状态有关。前电路的状态有关。 汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 存储单元必须具备的基本特点：存储单元必须具备的基本特点：1. 具有两种不同的稳定状态，分别表示逻辑具有两种不同的稳定状态，分别表示

6、逻辑1和和02. 两种状态在一定的输入信号控制下可以相互转换两种状态在一定的输入信号控制下可以相互转换3. 输入控制信号消失后输入控制信号消失后, ,新的状态可以保持下来新的状态可以保持下来数字电路中具有存储功能的基本逻辑单元称为数字电路中具有存储功能的基本逻辑单元称为锁存器锁存器和和触发器触发器。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 锁存器与触发器锁存器与触发器共同点：共同点：具有具有0 和和1两个稳定状态，一旦状态被确定，就能自两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。行保持。一个锁存器或触发器能存储一

7、位二进制码。 不同点：不同点：锁存器锁存器-对脉冲电平敏感对脉冲电平敏感的存储的存储电路，在特定输入脉冲电平作用下电路，在特定输入脉冲电平作用下改变状态。改变状态。触发器触发器-对脉冲边沿敏感对脉冲边沿敏感的存储的存储电路，在时钟脉冲的上升沿或下降电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。沿的变化瞬间改变状态。 E E CP CP 汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 锁存器的种类：锁存器的种类：SR锁存器：锁存器： 基本基本SR锁存器锁存器 逻辑门控逻辑门控SR锁存器锁存器D锁存器：锁存器： 逻辑门控逻辑门控D锁存器锁存器 传输门控传

8、输门控D锁存器锁存器汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 D触发器；触发器； JK触发器；触发器； T触发器；触发器； SR触发器触发器触发器的种类：触发器的种类：汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 本章的基本要求本章的基本要求1 1、掌握锁存器、触发器的电路结构和工作原理、掌握锁存器、触发器的电路结构和工作原理2 2、熟练掌握、熟练掌握SRSR触发器、触发器、JKJK触发器、触发器、D D触发器及触发器及T T 触发器的逻辑功能触发器的逻辑功能3 3、正确理解锁存器、触发器的动态特性、正确理解锁

9、存器、触发器的动态特性汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.1 5.1 双稳态存储单元电路双稳态存储单元电路5.1.1 双稳态的概念双稳态的概念5.1.2 双稳态存储单元电路双稳态存储单元电路汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.1.1 双稳态的概念双稳态的概念 稳稳态态稳稳态态介介稳稳态态 1 Q Q 1 G1 G2 双稳态存储单元电路双稳态存储单元电路( (正反馈环路正反馈环路) )汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 1 Q Q 1 G1

10、 G2 反馈反馈5.1.2 双稳态存储单元电路双稳态存储单元电路 Q端的状态定义为电路输出状态。端的状态定义为电路输出状态。电路有两个互补的输出端电路有两个互补的输出端1. 电路结构电路结构 汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 2、数字逻辑分析、数字逻辑分析如如 Q = 1如如 Q = 0 1 1 Q Q G1 G2 VO1 VO2 VI1 VI2 10011 1 1 Q Q G1 G2 VO1 VO2 VI1 VI2 01100因此电路能保持在因此电路能保持在Q=0、Q=1的稳定状态，电路可用的稳定状态，电路可用于存储于存储0因此电路能保持在

11、因此电路能保持在Q=1、Q=0的稳定状态，电路可用的稳定状态，电路可用于存储于存储1汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 数字逻辑分析结论：数字逻辑分析结论：电路具有存储或记忆电路具有存储或记忆1 1位二进制数据的功能。位二进制数据的功能。 因为电路只存在这两种因为电路只存在这两种可以长期保持可以长期保持的稳定状态，故的稳定状态，故称为双稳态存储单元电路，简称双稳态电路。称为双稳态存储单元电路，简称双稳态电路。在双稳态存储单元电路的基础上，设计出锁存器和触发在双稳态存储单元电路的基础上，设计出锁存器和触发器，能够存储器，能够存储1 1位二进制码，

12、并可在特定情况下修改所位二进制码，并可在特定情况下修改所存储的二进制码存储的二进制码( (使电路状态发生转换使电路状态发生转换) )。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.2.1 SR 锁存器锁存器5.2 5.2 锁存器锁存器5.2.1 D 锁存器锁存器汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 锁存器：锁存器：能够存储能够存储1位二进制信号、且对脉冲电平敏位二进制信号、且对脉冲电平敏感的存储单元电路。感的存储单元电路。锁存器的种类：锁存器的种类： SR锁存器：基本锁存器：基本SR锁存器；锁存器； 逻

13、辑门控逻辑门控SR锁存器；锁存器； D锁存器：锁存器： 逻辑门控逻辑门控D锁存器；锁存器； 传输门控传输门控D锁存器；锁存器；汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.2.1 SR 锁存器锁存器 1 1 Q Q R G1 G2 1 1 S +VDD T4 T2 T6 T5 T1 T3 Q Q S R 或或非非门门 G1 或或非非门门 G2 1. 1. 基本基本SR锁存器锁存器基本基本SR锁存器有两个输入端锁存器有两个输入端S和和R，经过两个或非门构成双，经过两个或非门构成双稳态存储电路。可由稳态存储电路。可由6个个NMOS管组成其内部电路管组成其

14、内部电路逻辑图逻辑图NMOSNMOS管构成的基本管构成的基本SRSR锁存器锁存器汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 初态：初态：R、S信号作用前信号作用前Q端的状态，端的状态，初态用初态用Q n表示。表示。次态：次态：R、S信号作用后信号作用后Q端的状态，端的状态，次态用次态用Q n+1表示。表示。基本基本SRSR锁存器的逻辑符号锁存器的逻辑符号定义锁存器的两个状态：定义锁存器的两个状态：汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 1) 基本基本SR锁存器的工作原理锁存器的工作原理R=0、S=0因此锁存

15、器状态保持不变因此锁存器状态保持不变0 00 01 10 01 1 1 1 Q Q R G1 G2 1 1 S 0 01 10 00 00 0 1 1 Q Q R G1 G2 1 1 S 若初态若初态Q n n=1=1则信号作用后，次态则信号作用后，次态Q n+1n+1=1=1若初态若初态Q n n=0=0则信号作用后，次态则信号作用后，次态Q n+1n+1=0=0汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 因此无论锁存器的初态因此无论锁存器的初态Q n为为0或或1，其次态均为，其次态均为1态。信态。信号消失后新的状态号消失后新的状态1将被锁存器记忆下

16、来。将被锁存器记忆下来。 S 1 Q Q 1 R G1 G2 0 01 11 10 01 1 S 1 Q Q 1 R G1 G2 0 01 10 00 01 10 0R=0、S=1置置1，S端称为置位端称为置位(1)端端若初态若初态Q n n=1=1则信号作用后，次态则信号作用后，次态Q n+1n+1=1=1若初态若初态Q n n=0=0则信号作用后，次态则信号作用后，次态Q n+1n+1=1=1汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 因此无论锁存器的初态因此无论锁存器的初态Q n为为0或或1，其次态均为，其次态均为0态。信态。信号消失后新的状态号

17、消失后新的状态0将被锁存器记忆下来。将被锁存器记忆下来。 S 1 Q Q 1 R G1 G2 1 10 01 11 10 0 S 1 Q Q 1 R G1 G2 1 10 00 01 10 01 1R=1 、 S=0置置0，R端称为复位端端称为复位端(Reset)或清零端或清零端若初态若初态Q n n=1=1则信号作用后，次态则信号作用后，次态Q n+1n+1=0=0若初态若初态Q n n=0=0则信号作用后，次态则信号作用后，次态Q n+1n+1=0=0汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 S 1 Q Q 1 R G1 G2 1 11 10 0

18、0 0S=1 、 R=1无论初态无论初态Q n为为0或或1，锁存器的输出，锁存器的输出 、 都为都为0。n+1Qn+1Q状态不确定状态不确定基本基本SR锁存器的约束条件锁存器的约束条件: SR = 0当当S、R 同时回到同时回到0时，由于两个或非时，由于两个或非门的延迟时间无法确定，使得触发器门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。最终稳定状态也不能确定。锁存器的输出既不是锁存器的输出既不是0态，也不是态，也不是1态态状态不确定。状态不确定。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 基本基本SRSR锁存器的功能表锁存器的功能表汕头大学

19、工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 2）基本）基本SR锁存器的锁存器的工作波形工作波形 S R Q Q 置置 1 置置 0 ( (设初始状态为设初始状态为0)0)汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 1 1 Q Q R S 3 3）用与非门构成的基本）用与非门构成的基本SR锁存器锁存器、 S Q Q R R S a.a.电路图电路图 RSQ不定不定10010100101不变不变1 11不变不变Q约束条件约束条件: S +R = 1b.b.功能表功能表c.c.逻辑符号逻辑符号汕头大学工学院汕头大学工学院 数

20、字电路数字电路 2014-2015 秋季学期秋季学期 QQ00001111111111111111RS汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 SRQQ蓝色虚线时刻，蓝色虚线时刻，2个输入个输入0同时回同时回1，锁存器状态不定。，锁存器状态不定。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 tt00SRtt00QQ红色虚线内，输入全红色虚线内，输入全为为0，但由于它们不是，但由于它们不是同时回同时回1，锁存器次态，锁存器次态仍可以确定。仍可以确定。 1 1 Q Q R S 汕头大学工学院汕头大学工学院 数字电路

21、数字电路 2014-2015 秋季学期秋季学期 n 电路原理简单电路原理简单n 输入信号直接控制输出状态输入信号直接控制输出状态n 不定状态使输入不定状态使输入R、S有约束条件限制有约束条件限制基本基本SR锁存器的特点锁存器的特点:逻辑门控逻辑门控SR锁存器锁存器是在基本是在基本SR锁存器的基础上，锁存器的基础上，增加了锁存使能输入端增加了锁存使能输入端E。通过门控信号。通过门控信号E，可以，可以实现多个锁存器同步进行数据锁存。实现多个锁存器同步进行数据锁存。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 2. 逻辑门控逻辑门控SR锁存器锁存器 R E S

22、 & & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q 电路结构电路结构 1R C1 1S Q Q E S R 逻辑符号逻辑符号基本基本SR锁存器锁存器使能信号控制门电路使能信号控制门电路数字数字1 1的含义？的含义？ P211P211汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 R E S & & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q 2)2)、工作原理、工作原理 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= E

23、=1：成为基本成为基本SR锁存器锁存器E=0：状态发生变化：状态发生变化： 锁存器的状态保持不变锁存器的状态保持不变 Q3 = S Q4 = R此时此时汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 E S R Q3 Q4 Q Q 1 2 3 4 R E S & & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q 汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.2.2 D锁存器锁存器1、逻辑门控、逻辑门控D锁存器锁存器 1D E1 Q Q E D 国标逻辑符号国标逻辑符号 R E D &

24、amp; & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q S 1 1 G5 逻辑电路图逻辑电路图在逻辑门控在逻辑门控SR锁存器的基础上，通过一个非门输出锁存器的基础上，通过一个非门输出S和和R两两个信号。避免了个信号。避免了SR锁存器的不确定状态。锁存器的不确定状态。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 R E D & & 1 1 1 1 G3 G1 G2 G4 Q4 Q3 Q Q S 1 1 G5 =SS =0 R=1D=0Q = 0D=1Q = 1E=0E=1= DS =1 R=0D锁存器的功能表锁存器

25、的功能表置置10111置置01001保持保持不变不变不不变变0功能功能QDEQ逻辑逻辑功能分析：功能分析：锁存器的状态保持不变锁存器的状态保持不变汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 2. 传输门控传输门控D锁存器锁存器 1 1 TG2 TG1 1 1 G1 G2 G4 G3 E C Q Q C C C D C C 1 1 G1 TG2 G2 Q Q TG1 D 1 1 G1 TG2 G2 Q Q TG1 D (b) E=0时时(a) E=1时时电路结构电路结构CTG2导通，导通，TG1断开断开 TG1导通，导通，TG2断开断开Q = D形成双稳

26、态电路，形成双稳态电路，Q 不变不变传输门可看成双向模拟开关传输门可看成双向模拟开关 C=1，C=0C=0，C=1汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 1 1 TG TG 1 1 G1 TG2 G2 G4 G3 E C Q Q C C C TG1 D C C 传输门控传输门控D锁存器的工作波形锁存器的工作波形 D E Q Q (初始状态为初始状态为0)汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 3. D锁存器的动态特性锁存器的动态特性动态特性是反映锁存器对各输入信号的时间要求，以及输出动态特性是反映锁存器

27、对各输入信号的时间要求，以及输出状态对输入信号响应的延迟时间。状态对输入信号响应的延迟时间。 可利用可利用定时图定时图来表达时序电路的动态特性。来表达时序电路的动态特性。 D Q tSU tH tW TpLH E TpHL 建立时间建立时间保持时间保持时间脉冲宽度脉冲宽度传输延迟传输延迟时间时间传输延迟传输延迟时间时间汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.3 触发器的电路结构和工作原理触发器的电路结构和工作原理5.3.1 主从触发器主从触发器5.3.2 维持

28、阻塞触发器维持阻塞触发器*5.3.3 利用传输延时的触发器利用传输延时的触发器5.3.4 触发器的动态特性触发器的动态特性汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 锁存器与触发器锁存器与触发器共同点：共同点：具有具有0 和和1两个稳定状态，一旦状态被确定，就能自两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。行保持。一个锁存器或触发器能存储一位二进制码。 不同点：不同点：锁存器锁存器-对脉冲电平敏感对脉冲电平敏感的存储的存储电路，在特定输入脉冲电平作用下电路，在特定输入脉冲电平作用下改变状态。改变状态。触发器触发器-

29、对脉冲边沿敏感对脉冲边沿敏感的存储的存储电路，在时钟脉冲的上升沿或下降电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。沿的变化瞬间改变状态。 CP CP E E 汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 D触发器触发器 JK触发器触发器 T触发器触发器 SR触发器触发器触发器的不同电路结构：触发器的不同电路结构：触发器的不同逻辑功能：触发器的不同逻辑功能： 主从触发器主从触发器 维持阻塞触发器维持阻塞触发器 利用传输延迟的触发器利用传输延迟的触发器汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.3 触发器

30、的电路结构和工作原理触发器的电路结构和工作原理 1 1 TG TG TG2 Q C C C TG1 D C 主主锁锁存存器器 1 1 TG TG TG4 Q Q C C C TG3 C 从从锁锁存存器器 Q CP 1 C C G1 G4 G3 G2 1. 电路结构电路结构5.3.1 主从触发器主从触发器 (以由传输门组成的以由传输门组成的CMOS主从主从D触发器为例触发器为例)l TG1和和TG4的工作状的工作状态相同态相同l TG2和和TG3的工作状的工作状态相同态相同l 由两个传输门控由两个传输门控D锁存器组成；锁存器组成；l 主锁存器与从锁存主锁存器与从锁存器结构相同；器结构相同；汕头大

31、学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 TG1导通，导通，TG2断开断开输入信号输入信号D 送入主锁存器。送入主锁存器。TG3断开，断开，TG4导通导通从锁存器维持在原来的状态不变。从锁存器维持在原来的状态不变。 (1) CP=0时时: 1 1 TG TG TG2 Q C C C TG1 D C 主主锁锁存存器器 1 1 TG TG TG4 Q Q C C C TG3 C 从从锁锁存存器器 Q G1 G4 G3 G2 C =1，C=0，Q 跟随跟随D端的状态变化，使端的状态变化，使Q =D。 CP 1 C C 2. 工作原理工作原理触发器的状态保持不变！

32、触发器的状态保持不变！汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 (2) CP由由0跳变到跳变到1的瞬间的瞬间 : 1 1 TG TG TG2 Q C C C TG1 D C 主主锁锁存存器器 1 1 TG TG TG4 Q Q C C C TG3 C 从从锁锁存存器器 Q G1 G4 G3 G2 C =0，C=1， CP 1 C C 触发器的状态仅仅取决于触发器的状态仅仅取决于CP信号上升沿到达前瞬间的信号上升沿到达前瞬间的D信号信号 TG3导通，导通，TG4断开断开从锁存器从锁存器Q 的的信号送信号送Q端。端。TG1断开，断开，TG2导通导通输入信

33、号输入信号D 不能送入主锁存器。不能送入主锁存器。主锁存器主锁存器维持原态不变。维持原态不变。 (时钟信号的上升沿时钟信号的上升沿)即即CP信号上升沿到达前瞬间的信号上升沿到达前瞬间的D信号信号汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 。 1 TG TG TG2 C C C TG1 D C 1 TG TG TG4 Q Q C C C TG3 C 1 G3 1 1 1 G1 1 1 1 1 RD SD CP 1 C C G4 G2 CMOS主从主从D触发器的典型集成电路触发器的典型集成电路 74HC/HCT74 逻辑图逻辑图 带直接置带直接置1、置、置

34、0功能的主从结构功能的主从结构D触发器触发器 74HC/HCT74是双是双D触发器芯片触发器芯片汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 74HC/HCT74的功能表的功能表DSQDSDR1nQLHHHHHLLHHQn+1DCPHHLLHLLHLHHLQDCP输输 出出输输 入入DR S C1 1D R S C2 2D R 1SD 1RD 1CP 1D 1Q 1Q 2SD 2RD 2CP 2D 2Q 2Q 74HC/HCT74的逻辑符号和功能表的逻辑符号和功能表具有直接置具有直接置1、直接置、直接置0，正边沿触发的，正边沿触发的D功能功能触发器触发器

35、国标逻辑符号国标逻辑符号汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 主从主从SR触发器触发器CPSRSRQQQQ1&2&3&4&5&6&7&8&1CP从锁存器从锁存器主锁存器主锁存器CPQQSRCQQSRC1RSCPl 由两个逻辑门控由两个逻辑门控SR锁存器组成；锁存器组成；l CP时钟信号通过与非门控制触发器的状态。时钟信号通过与非门控制触发器的状态。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.3.2 维持阻塞触发器维持阻塞触发器 (以维持阻

36、塞结构的以维持阻塞结构的D触发器为例触发器为例)1. 1. 电路结构电路结构置置0维持线维持线响应输入响应输入D和和CP信号信号根据根据 确定确定触发器的状态触发器的状态 RS G1 & CP Q1 & G2 G3 & & & G5 Q2 Q3 S R G4 Q4 D G6 Q Q & l 由三个用与非门构成的基本由三个用与非门构成的基本SR锁存器组成；锁存器组成；l 前两个锁存器响应外部输入数据前两个锁存器响应外部输入数据D和时钟信号和时钟信号CP，第三个锁存，第三个锁存器确定触发器的状态。器确定触发器的状态。输出锁存器输出锁存器汕头大学工学院

37、汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 CP = 0：0 01 11 1D DD D G11 & C P Q1 & G22 G33 & & & G55 Q2 Q3 S R Q4 D G6 Q Q & 2 2、工作原理、工作原理 Qn+1=QnD 信号进入触发器信号进入触发器, ,为状态刷新作好准备为状态刷新作好准备Q1 = DQ4= D另一方面另一方面Q2、Q3输出均为输出均为1，根据根据SR锁存器的锁存器的分析，分析，输出锁存输出锁存器器处于保持状态，处于保持状态，触发器保持状态触发器保持状态不变不变，即：，即：

38、汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 当当CP 由由0 跳变为跳变为1的瞬间：的瞬间：1 10 0D DD D G11 & C P Q1 & G22 G3 & & & G55 Q2 Q3 S R G4Q4 D G66 Q Q & 0 01 11 1D DD DDQn 1在在CP脉冲的上升沿，触发器按此前脉冲的上升沿，触发器按此前的的D信号刷新信号刷新Q2、Q3的状态由此前的状态由此前G1和和G4的输出状态的输出状态Q1和和Q4决定，即：决定，即：Q3 = DQ2= D因此：因此：R = DS = D

39、若此前若此前D信号为信号为1，则，则输出锁存器置输出锁存器置1；若此；若此前前D信号为信号为0，则输出，则输出锁存器清锁存器清0。因此：。因此：汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 当当CP =1时：触发器处于稳定的状态时：触发器处于稳定的状态 G11 & C P Q1 & G22 G33 & & & G55 Q2 Q3 S R G4Q4 D G6Q Q & 1 10 01 1置置1维持线维持线置置0 阻塞线阻塞线1 1若若Q=1，则输出锁存器的置，则输出锁存器的置1端端Q2=0，反馈到，反馈到G1

40、使使Q1=1，从而维持了，从而维持了触发器的触发器的1状态，触发器稳定。反馈线称为置状态，触发器稳定。反馈线称为置1维持线。同理，维持线。同理，Q2反馈反馈到到G3，维持了，维持了Q3=1的状态，使得的状态，使得D端输入的置端输入的置0信号经信号经Q4之后受到阻之后受到阻塞，因此塞，因此Q2到到G3的反馈线称为置的反馈线称为置0阻塞线。阻塞线。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 同理，若同理，若Q=0，触发器一样处于稳定的状态。，触发器一样处于稳定的状态。只有在只有在CP脉冲的上升沿到来瞬间，触发器的状态才发生变化脉冲的上升沿到来瞬间，触发器的

41、状态才发生变化 G11 & C P Q41 & G22 G33 & & & G5 Q2 Q3 S R G4Q4 D GQ Q & 1 11 10 00 0D信号不影响信号不影响 、 的状态，从而触发器的状态的状态，从而触发器的状态Q保持不变保持不变SR置置1阻塞、置阻塞、置0维持线维持线汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 1234CPDQ一个时钟周期（一个时钟周期（CP）动作一次。）动作一次。例例: 设初态为设初态为1，已知触发器的输入，已知触发器的输入D，画出输出端，画出输出端Q的波的波 形。形

42、。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 2. 典型集成电路典型集成电路-74F74 & CP & & & & D Q Q & SD RD S C1 1D R SD RD CP D Q Q 74F74的逻辑图的逻辑图 74F74的逻辑符号的逻辑符号汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 D Q tSU tH tW tPLH CP tPHL Tcmin Q tPHL tPLH 5.3.4 触发器的动态特性触发器的动态特性 C1 1D Q Q D CP 动态特

43、性反映触发器对输入逻辑信号和时钟信号之间的时间要动态特性反映触发器对输入逻辑信号和时钟信号之间的时间要求，以及输出状态对时钟信号响应的延迟时间。求，以及输出状态对时钟信号响应的延迟时间。 建立时间建立时间保持时间保持时间脉冲宽度脉冲宽度传输延时时间传输延时时间传输延时时间传输延时时间汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 建立时间建立时间tSU：信号信号D必须在时钟信号必须在时钟信号CP的上升沿到来之前的某一的上升沿到来之前的某一时刻完成逻辑电平的跳变并保持不变，以保证与时刻完成逻辑电平的跳变并保持不变，以保证与D 相关的电路建相关的电路建立起稳定

44、的状态，使触发器状态立起稳定的状态，使触发器状态得到正确的转换。这一时间的最得到正确的转换。这一时间的最小值称为建立时间。小值称为建立时间。 D Q tSU tH tW tPLH CP tPHL Tcmin Q tPHL tPLH 建立时间建立时间保持时间保持时间脉冲宽度脉冲宽度传输延时时间传输延时时间传输延时时间传输延时时间汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 保持时间保持时间tH：信号信号D在时钟信号在时钟信号CP的上升沿到来之后还应保持一的上升沿到来之后还应保持一定的时间，以保证定的时间，以保证D状态可靠的传送到输出端。状态可靠的传送到输出

45、端。这一时间的最小这一时间的最小值称为保持时间。值称为保持时间。 D Q tSU tH tW tPLH CP tPHL Tcmin Q tPHL tPLH 建立时间建立时间保持时间保持时间脉冲宽度脉冲宽度传输延时时间传输延时时间传输延时时间传输延时时间脉冲触发宽度脉冲触发宽度tw：为保证可靠触发，时钟脉冲应具备一定的宽度为保证可靠触发，时钟脉冲应具备一定的宽度汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 最高触发频率最高触发频率fcmax：触发器内部要完成一系列动作，需要一定触发器内部要完成一系列动作，需要一定的时间延迟，所以对于的时间延迟，所以对于CP

46、最高工作频率有一个限制。最高工作频率有一个限制。传输延迟时间传输延迟时间tPLH和和tPHL：时钟脉冲时钟脉冲CP上升沿至输出端新状态稳上升沿至输出端新状态稳 定建立起来的时间定建立起来的时间 D Q tSU tH tW tPLH CP tPHL Tcmin Q tPHL tPLH 建立时间建立时间保持时间保持时间脉冲宽度脉冲宽度传输延时时间传输延时时间传输延时时间传输延时时间汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.4.1 D 触发器触发器 5.4 触发器的逻辑功能触发器的逻辑功能5.4.2 JK 触发器触发器 5.4.3 SR 触发器触发器

47、5.4.4 D 触发器功能的转换触发器功能的转换 5.4.2 T 触发器触发器 汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.4 触发器的逻辑功能触发器的逻辑功能不同逻辑功能触发器的逻辑符号不同逻辑功能触发器的逻辑符号 1D C1 Q Q D CP D 触发器触发器 1J C1 1K Q Q J CP K JK 触发器触发器 1T C1 Q Q T CP T 触发器触发器 1S C1 1R Q Q S CP R SR 触发器触发器汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 D触发器触发器 JK触发器触发器 T

48、触发器触发器 SR触发器触发器触发器的不同电路结构：触发器的不同电路结构：触发器的不同逻辑功能：触发器的不同逻辑功能： 主从触发器主从触发器 维持阻塞触发器维持阻塞触发器 利用传输延迟的触发器利用传输延迟的触发器同一逻辑功能的触发器可以用不同的电路结构实现。同一逻辑功能的触发器可以用不同的电路结构实现。(如如D触发触发器既有主从器既有主从D触发器，也有维持阻塞触发器，也有维持阻塞D触发器触发器)利用相同的基本电路结构，可以构成具有不同逻辑功能的触发利用相同的基本电路结构，可以构成具有不同逻辑功能的触发器。因此不同逻辑功能触发器之间可以相互转换。器。因此不同逻辑功能触发器之间可以相互转换。汕头大学工学院汕头大学工学院 数字电路数字电路 2014-2015 秋季学期秋季学期 5.4.1 D 触发器触发器 1. 特性表特性表 (描述的是在时钟上升沿或下降沿时，触发器次态与现态和输描述的是在时钟上升沿或下降沿时，触发器次态与现态和输入信号之间的关系入信号之间的关系) Qn DQn+10000111001112. 特性方程特性方程(以方程的形式描述次态与现态、输入之间的关系以方程的形式描述次态与现态、输入之间的关系)Qn+1 = D D=1 D=0 D=0 D=1 0 1 3. 状态图状态图汕头大学工学院汕头大学工学院 数字电路数字电路 2