EDA实验报告实验1简单组合逻辑设计

1、暨南大学本科实验报告专用纸课程名称EDA实验成绩评定实验项目名称简单组合逻辑设计指导教师郭江陵实验项目编号01实验项目类型验证实验地点B305学院电气信息学院系专业物联网工程组号：A6一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208（芯片为EP1K100QC208）。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为2.5V；独立扩展下载板“EP

2、1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。二、实验目的1、熟悉Max+PlusII下简单的VHDL文本方式设计。2、学习使用JTAG接口下载逻辑电路到CPLD并能调试到正常工作。3、熟悉数字电路集成设计的过程。三、实验原理译码器是把输入的数码解出其对应的数码，例如：BCD至7段显示器执行的动作就是把一个四位的BCD码转换成7个码的输出，以便在7段显示器上显示这个十进制数。译码器有N个二进制选择线，那么最多可译码转换成2n个数据。当一个译码器有N条输入线及M条输出线时，则称为NXM的译码器。3X8译码器是依此而来。3X8

3、译码器真值表如下表所示：A2A1A0Y7Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000四、实验内容把译码器的输入接到拨码开关，输出端接8个LED灯，通过拨码开关改变输入的逻辑电平变化来观察LED输出情况，验证3X8译码器的工作状态。五、实验要求学习使用Max+PlusII的使用VHDL语言组成简单的数字逻辑电路。六、设计框图及原理图A(2.O、NPIFTVCC匚hl、NPIJT"-VCCA(2.O、NPIFTVCC匚hl、NPI

4、JT"-VCC时钟响应读取I/O口输出输出数值数据判断工Y7.0首先判断使能端口EN状态，当其满足高电平时，判断三个输入端口A2、A1、A0的状态来决定输出，如使能端口为低电平则固定输出不受三个逻辑输入A2、A1、A0的影响，使能有效时按照三个输入状态来决定八个输出的状态。七、实验电路连线与使用操作A0、A1、A2:为独立扩展下载板上第53、47、46脚，内部已锁定，无需连线。Y0、Y1、Y2、Y3、Y4、Y5、Y6、Y7:为独立扩展下载板上的第12、13、14、15、17、18、19、24脚，内部已锁定，并已连接至“红色信号指示灯L1-8”的“L1L8”。EN:为使能输入信号脚，定

5、义在独立扩展下载板上第68脚，应接“多功能复用按键F1-F12”信号接线组“F1_12(T)”的F12F9中任意一个引线插孔，即高电平有效。使用操作：使用拨码开关SW6、SW7、SW8来实现三个数字状态的开关量输入A2、A1、A0，通过“红色信号指示灯L1-8”的“L1L8”8个LED指示灯来观察Y0Y7的译码输出变化。使能输入端口高电平有效。八、波形仿真分析(iX+pluxIIl.iXiEditJjLsla»Qplicbxli-|g|X|RefhlsinHi；iEN2A ¥7-0*re皓Yd ¥ri旳1*伺Time:1*伺Time:JlnltrwL|E30.Dn

6、弓知awVakjo:0QH3QaooaIOO叶M伽4000n$却0叶也0叶M0曲输入信号：EN:使能信号高电平下工作，通过多功能复位按键F9F12中任意一键来控制。A2、A1、A0:三个数字状态输入端口，决定八个状态输出情况，由8位数字开关组SW6、SW7、SW8分别对应A2、A1、A0来实现对Y0至Y7的译码输出。输出信号：Y0Y7:8个状态输出，输出点亮红色指示灯组L1L8。波形结果分析：当A2、A1、A0对应于：“100”时，Y（八位）输出“00010000”，当输入信号跳变为“000”时Y（八位）输出“00000001”。满足设计要求。九、VHDL源程序及其解释LIBRARYIEEE;

7、ENTITYdemo1ISPORT（A:INSTD_LOGIC_VECTOR（2DOWNTO0）;-输入端a表示的是3位二进制数，可以根据它来决定输岀端有且只有一位是高电平。EN:INSTD_LOGIC;-使能键的功能：当使能键是高电平时，38译码器正常工作。当使能键是低电平时，输岀端输出的八位全1。Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0);-输岀端y输岀的是38译码器译码之后的结果。ENDdemo1;ARCHITECTUREDEC_BEHAVEOFdemo1ISSIGNALSEL:STD_LOGIC_VECTOR(3DOWNTO0);BEGINSEL(0)<=EN

8、;SEL(1)<=A(0);SEL(2)<=A(1);SEL(3)<=A(2);-设置SEL为临时信号，其中EN的值赋给0位，a0的值赋给第1位，al的值赋给第2位,a2的值赋给第3位，这四位合并成SEL信号。WITHSELSELECTY<="00000001"WHEN"0001","00000010"WHEN"0011","00000100"WHEN"0101","00001000"WHEN"0111",&qu

9、ot;00010000"WHEN"1001","00100000"WHEN"1011","01000000"WHEN"1101","10000000"WHEN"1111","11111111"WHENOTHERS;-SELECT语句用真值表的方法来实现38译码器ENDDEC_BEHAVE;十、课堂提问1源代码还可以怎么修改？修改1:可以用ifelseif的结构来改下面的真值表部分的SELECT语句，但是要在上面加上个进程语句(

10、process)，因为if语句必须包含在进程语句中。修改2：可以用case语句来修改真值表部分，同时也要在上面加上进程语句。修改3:可以用并字符来修改给SEL信号赋值的四个语句。SEL<=A(2DOWNTO0)&EN;2.为什么有时候会出现不能仿真或仿真不成功的问题？ 项目里没有设置需要用到的仿真波形。 在同一个工程里建立了两个或以上的项目导致不能仿真成功。 没有手动将我要仿真的波形文件放到simulationinput。3如何通过仿真知道电路是对的？因为当使能键是高电平时，电路按照38译码器正常的逻辑进行工作，当使能键是低电平时,输出端y的所有位都是1,因此分别设置使能键为高电平和低电平，看输出端是否符合上述所说的规律。若符合，则说明电路是对的，若不符合，则说明电路中存在缺陷。4怎么设置波形？上图标可以设置出一个数值在规定时间间隔后逐个递增的A信号CoufirtVsiu*比uatL呼|Ti.wif5怎么改变十进制，二进制?在信号properties的radix中修改。6. 仿真波形的输出需要什么？源代码文件，顶层文件、仿真输入波形的数据毛刺产生原因？在本次实验中能否解决