频率合成器的设计与制作汇总

1、频率合成器的设计与制作这次课程设计的主要内容是频率合成器的设计与制作，首先了解什么是频率合成器。它有哪几个部分组成，哪些参数对它的技术指标有影响，然后是选择元器件，搭试电路，排版安装，测试数据，分析结果。随着通信、雷达、宇航和遥控遥测技术的不断发展，对频率源的频率稳定度、频谱纯度、频率范围和输出频率的个数提出越来越高的要求。为了提高频率稳定度，经常采用晶体振荡器等方法来解决，但它不能满足频率个数多的要求，因此，目前大量采用频率合成技术。频率合成器：通过对频率进行加、减、乘、除的运算，可从一个高稳定度和高准确度的标准频率源，产生大量的具有同一稳定度和准确度的不同频率。频率合成的方法很多，大致可分

2、为直接合成法和间接合成法俩种。直接合成法是通过倍频器、分频器、混频器对频率进行加、减、乘、除运算，得到各种所需频率。直接合成法的优点是频率转换时间短，并能产生任意小的频率增量。但它也存在一些不可克服的缺点，用这种方法合成的频率范围将受到限制。更重要的是由于大量的倍频，混频等电路，就要有不少滤波电路，使合成器的设备十分复杂，而且输出端的谐波、噪声及寄生频率难以抑制。而间接合成法就是利用锁相环路的窄带跟踪特性来得到不同的频率。频率合成器是从一个或多个参考频率中产生多种频率的器件。它在信息通信方面得到了广泛的应用，并有新的发展。频率合成器的核心组成是锁相环路（PLL）。锁相的意义是一种相位负反馈控制

3、系统，它利用相位的稳定来实现频率锁定，即“锁相”。控制电路是利用反馈原理实现对自身的调节与控制。AGCAFCPLL分别对交流信号的三个参数振幅、频率、相位进行自动控制。能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL实现锁相的方法称为“锁相技术”。锁相环路广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。这里首先对锁相环路作一个简单介绍。9.1 锁相环路的基本组成及工作原理9.1.1 锁相环路的基本组成锁相环路的基本组成框图如图9.1.1所示。锁相环主要由鉴相器（PD、环路滤波器（LF）和压控振荡器（VCQ三部分组成，其中，PD和LF构成反馈控制器，而VCCM是它的

4、控制对象。鉴相器（PD）实现相位差一一电压的转换。将鉴相器替代AFC系统中的鉴频器就得到锁相环路的方框图。鉴相器（鉴相器）（PD、压控振荡器（VCO。低通滤波器三部分组成，如图1所示。误差电压叩3低通滤波器控制电压Vd输入信号Y0图9.1.1锁相环路的基本组成框图压控振荡器的输出Uo接至鉴相器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于鉴相器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Ud正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，取出其中缓慢变化的直流或低频电压分量uc(t)作为控制电

5、压。显然，平均值电压uc(t)将随着相位差的变化作相应的变化。而uc(t)加到VCO勺控制输入端，从而控制VCO勺振荡频率，朝着减小VCCtt出频率和输入频率之差的方向变化，于是uo(t)与ui(t)的相位差不断减小，最终可能等于某一较小的恒定值，即二者的相位被“锁定”。容易理解，当相位被锁定后，输入信号频率面与输出信号频率仍。必然相等。两相位差保持恒定(即同步)称作相位锁定。注意：环路锁定后，相位差不可能为零，否则就没有控制量。下面通过电路仿真来讨论锁相环路的各部分工作原理。.鉴相器(PD鉴相器：用来检测输出信号uo(t)与输入信号ui(t)之间的相位差，并转化为误差电压ud(t)有两个输入

6、一个是环路的输入信号ui(t),另一个是VCO勺输出信号uo(t)一个输出是与输入信号ui(t)相位差成比例的误差电压ud(t)举例：用模拟乘法器来实现鉴相器的功能。可设输出电压和输入电压分别为uo(t)=Uomcosotui(t)=Uimsinit+ud(t)=Kuo(t)ui(t)=KUomcosotUimsinit=1/2KUomUimsin(o+i)t+sin(i-o)t第一项为高步分量，不能通过低通滤波器则ud(t)=1/2KUomUimsin(i-o)t令(-0o)t=0e(t)kd=1/2KUomUim为鉴相灵敏度。贝Uud(t)=kdsin0e(t)鉴相特性如下图：由于模拟乘法

7、器构成的鉴相器的ud与达的关系是正弦型的，所以这种鉴相器又称为正弦型鉴相器。在实际工作中，0e很小，当8e300时sin0e=0e则ud(t)=kd0e(t)鉴相器输出电压ud与两输入信号之间的相位差ee有关，且当日e约在-300到300范围内，ud和ee的关系才近似为线性的，.环路滤波器(LF)环路滤波器是一个低通滤波器，它对环路的正常工作有重大影响，因此它也是锁相环路中的一个基本环节。图9.1.3所示为一简单RC低通滤波器。环路滤波器的作用是把鉴相器输出电压中的高频分量及干扰杂波抑制掉，而让鉴相器输出电压中的低频分量或直流分量通过。图9.1.4所示电路为较常用的滤波器，一般R2AfH时，环

8、路将不能跟踪。一般有AfHAAfP。由于锁相环路具有自动跟踪特性，所以它相当于一高频窄带滤波器，不但能滤除噪声和干扰，而且能跟踪输入信号的载频变化，可以从有噪声背景的输入已调波信号中提取出纯净的载波。9.2数字式锁相环路CD404前介模拟锁相环路适合于工作频率较高、频率变化范围较小的情况，因为若工作频率太低，则滤波器不能有效分离差频与和频信号、以及高次谐波信号；同时由于正弦型鉴相器的线性动态范围较小，若频率变化范围较大，则鉴相器不能产生有效的跟踪信号，从而无法实现锁相环路的锁定。锁相环路中若鉴相器采用数字式鉴相器，则称为数字式锁相环路。数字式锁相环路的工作频率范围宽，若其VCCM用RC型振荡器

9、，则工作频率最低可达几HZ以下。常用的数字式锁相环路有CD4046MC145152MC145156?。下面对CD4046f乍一个简单介绍。CD4046是通用的CMO颔相环集成电路，属于低频锁相环路。其特点是电源电压范围宽（为3V18V）,输入阻抗高（约100MD）,动态功耗小，在中心频率f0为10kHz下功耗仅为600汹属微功耗器件。图2是CD4046的弓I脚排歹U,采用16脚双列直插式，各引脚功能如下：图9.2.1所示为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。芯片内含有一个低功耗、高线性VCO两个工作方式不同的鉴相器PDI和PDII,A1为PDI和PDII的公用输入

10、基准信号放大器，源跟随器A2与VC编入端相连是专门作FMS调输出之用的，此外还有一个6V左右的齐纳稳压管。5脚为VC以止端，高电平时VCOJ振。CD4046的1脚为锁定指示，高电平表示环路锁定。2脚鉴相器I的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的地和正端9脚压控振荡器的控制端10脚解调输出端，用于FM军调。11、12脚外接振荡电阻。13脚鉴相器II的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极IH-齐纳错压管L-图9.2.1CD4046的内部组成框图是CD4046内部电原理框图，

11、主要由鉴相器I、H、压控振荡器（VCO、线性放大器、源跟随器、整形电路等部分构成。鉴相器I采用数字逻辑异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UF为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UW输出为低电平。由于CMOS1输出电平在0VD应间变化。所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。该鉴相器主要应用在调频波的解调电路中。从鉴相器I的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90相移。对鉴相器I,它要求

12、Ui、Uo的占空比均为50%（即方波），这样才比较I输入ri口比较器工输出nnnn能使锁定范围为最大。皿输入图4鉴相器II是一个由信号的上升沿控制的数字存储网络。由于数字鉴相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在鉴相器II的两个输人信号之间保持0相移。对鉴相器II而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑0；反之则输出逻辑1。如果两信号的频率相同而相位不同

13、，当输人信号的相位滞后于比较信号时，鉴相器II输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从i脚都有与上述正、负脉冲宽度相同的负脉冲产生。从鉴相器II输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，鉴相器n的输出为高阻态，则1脚输出高电平。上述波形如图5所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。Ui(fi)_J1_FL_H_TL_n_FLu(f)_n_nn_n

14、n_tlUdJ!_J_U-1Ui超前UvUi滞后UvUi与Uv同步图5CD4046鉴相器PDII的输入与输出波形CD404暇相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2由于VCB一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO勺振荡频率亦正比于该控制电压。当VCO空制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD寸，输出频率则线性地增大到最高输出频率。VCCB荡频率白范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波

15、。一般规定CD4046勺最高频率为1.2MHz(VDD=15V)若VDD10kC时。f0与Ud基本呈直线性关系。VCO勺fomin与Ct及R4的关系可用图9.2.3所示曲线表示。由图中可知，若已知fomin、VDD且确定R4以后，就可以从图中曲线查得所需Ct值。图9.2.3fomin与Ct及R4的关系当Ud=VDD寸，VCOt持在最高振荡频率fomax.VDD-UGSfomax=fomin8R3ct（9.2.2）已知fomin、fomax和Ct以后，就可以由（9.2.2）中求得R3值实践中，为微调f0的范围，R3往往采用一只固定电阻和一只可调电阻相串联。9.3锁相环频率合成器的组成与工作原理数

16、字锁相环频率合成器又分为直接式锁相环频率合成器和吞食脉冲式锁相环频率合成器。如图6.4所示是一个典型的直接式锁相环频率合成器的原理图。它由参考振荡源、参考分频器、锁相环三部分组成。图6.4直接式锁相环频率合成器原理国其中的锁相环与普通锁相环不同的是，它在VCO勺输出端和鉴频器的输入端之间的反馈回路中加入了一个可变分频器。如图所示，高稳定度的参考振荡源信号经R次分频后，得到频率为fR的参考脉冲信号。同时压控振荡器的输出经N次分频后得到频率为fN的脉冲信号，两个脉冲信号在鉴相器进行相位比较。当环路处于锁定状态时，则有输出信号：f0=NfN=NfR显然，只要改变分频比N,即可实现输出不同频率的f0的

17、目的，从而实现了由fR合成f0的目的。在该电路中，输出频率点间隔f=fR。直接式频率合成器的结构较简单，常用CD404既实现。2.吞脉冲式频率合成器在实际应用中，特别在超高频工作的情况下，为降低N分频器的输入频率，通常在N分频器与压控振荡器之间插入高速前辂分频器(+P)(采用ECL工艺制造)。显然此时频率关系为fo=NPfR,频点间隔为PfR。为了在给定的频段内合成更多的离散频率，需减小上述方案之频率点间隔PfR。为此，在实际通信设备中通常采用双模前辂分频器(+P/(P+1)和含有吞食计数器的可编程分频器。其构成框图如图9.3.2所示，一般称它为吞脉冲式PLL频率合成器。在该方案中，通常N计数

18、(分频)器的级数大于A计数器的级数，即NA。在计数循环开始时，当模式控制信号MC=0前辂分频比为P+1。由于ZA计数器同时开始计数，A先计满，共计了A(P+1)。同时使输出使模式控制逻辑状态变为MC=1前辂分频比变为巳直到N计数器计满，输出将模式控制逻辑重辂成MC=0犬态。N计数器计了P(N-A)这样，计数链路的总分频比是：N-A(P+1)+P(N-A)=PN+A输出频率为f0=(PN+AfR=PNfR+AfR可见频率范围扩展了P倍，而频率间隔仍然保持为较小的fR。吞脉冲式频率合成器的主要产品有MC145152MC14515情，除了VCOLF以及双模前辂分频器需外接外，此类集成锁相环路包含其它

19、所有的组成部分，因此实际应用时并不复杂。频率控制编码图9.3.2吞脉冲式频率合成器组成框图9.4频率合成器的设计与制作试用CD404解口中小规模集成电路设计并制作一频率合成器，指标要求如下：(1)输出频率范围：fo=1kHz99kHz;(2)频率间隔：Af=1kHz;(3)基准频率采用晶体振荡频率，频率稳定度应优于10-4;(4)数字显示频率；(5)频率调节采用计数方式。解：设计与制作步骤如下：(1)由于工作频率较低，可选择直接式频率合成方案。根据要求，选择频率合成器电路设计方案如图9.4,1所示。(2)电路设计及元器件选择集成锁相环路PLL及振荡器外接元件根据要求，集成锁相环路选为CD404

20、6它包含PD和VCQ最高工作频率为4MHz满足设计要求。CD404钠内部组成框图及外接元件电路如图9.4,2所示。作为频率合成器时，3、4端之间应插入可变分频器No根据设计要求，有fomax=99kHz,fomin=1kHz,参考振荡器参考分频器（下）fR*PDLFVCO数码显一.四小命显示译码器可变分频器（+N）分频比控制计数器计数脉冲f0图9.4.1直接式频率合成器设计方案CD404汕部的VCB一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud的关系.Ud-UGSVDD一2UDSfo_8R3G8RCt式中VG勋耗尽型NMOS极管的源栅间导通压降，约0.5v左右,VDS为耗尽型PMOST

21、的漏源饱和压降，约为1V左右。式（9.2.1）中的第二项为常数项，也就是VCO勺最低振荡频率fomin。Vdd-2UDSFomin=-DDDS8R4GVDD=5V取Ct=100PF,如f=1KHZ,则R4=3.3MQ，但VCO率范围应小于1KHZ取R4=22地。VCO勺最高振荡频率foax。当Ud=VDD寸，VCO隹持在最高振荡频率fomaxVDD-Ugsfomax二_fomin8R3G由式（9.2.2）可得:R3=VDD-UGS8ct(fomax-fomin)5-0.5810010,2(991)103=58(kQ)参考频率fR由设计要求Af=1kHz应选fR=Af=1kHz。环路滤波器LF设

22、环路滤波器的上限截止频率为fH,从滤波的角度考虑，应有fR=(510)fH。若选简单R。氐通滤波器，则有:取fR=lxi03=10fH=10/(2nRC),则RC=1/(200n)=1.6(m。取C=0.033NF,贝UR-48.48(kC)。取R1=51。这里选RC比例积分滤波器彳环路滤波器，R2R1参考振荡器与参考分频器RXTAL1图9.4.3参考振荡器电路（仿真电路）参考振荡器电路提供一个频率稳定的、准确的4MHZ勺方波信号。振荡器电路选用晶体振荡电路，不使电路具有更高的Q值，以提高频率的稳定性。又由于COMSI路输入阻抗极高，选用COM的非门构成参考振荡器。为适应低电压工作条件，采用7

23、4HC系列。电路如图所示。Rf为反馈电阻，它的作用是保证在静态时，非门U1能工作在其电压传输特性的转折区一线性放大区，构成使反相器成为具有很强放大能力的放大电路，Rf常取10-100MG,较高的反馈电阻有处于提高振荡频率的稳定性，选Rf=22M。晶体、C1、C2构成兀型选频反馈网络，电路只能在晶体谐振频率处产生振荡，反馈系数由C1、C2之比决定。根据晶体外接电容的要求，可选C1=C2=24pF晶体XTAL的频率选4.096MHZ该频率点附近的频率稳定度较高）。即U1与Rf、晶体、C1、C2构成电容三点式振荡电路，产生一个近似正弦波的波形。U2是整形缓冲用反相器，经U2整形后，输出变为矩形波，同

24、时U2可以隔离负载对振荡电路的影响。1234567891011121314A1B1Y1A2B2Y2GND)Y3B3A4Y4B4A4VDD1411211108914&25U1A3674HC00D74HC00DU1B81074HC00DU1C1213U1D1174HC00D74HC001C1C2.参考分频器电路作用：分频器电路将4MHZ勺方波信号分频后得到的1KHz波信号。现在要将4MHz勺参考振荡频率分频为1kHz,因此分频比R=4000通常实现分频器的电路是计数器电路，选74L390为参考分频器。74L390是一个双十进制、二、五十进制计数器。逻辑图如下74l3901CR从逻辑图可以看出，有两

25、个相互独立的的十进制计数器。计数脉冲由1CP崎入，1QA输出，构成一位二进制计数器，计数脉冲由1CPB输入，1QB1QC1Q询出，构成五进制计数器，CPACPB二进制计数器和五进制计数器的时钟输入端，下降沿有效。为异步计数器，时钟输入端互不相连。CR为异步清零端，高电平有效。为实现十进制计数器，就将二进制计数器和五进制计数器串接，即1QAW1CPB|f连。（两个计数器级连后容量是级连前的两个容量之积。）连线图一,I丁r16151413121110974L390123456784MHz400KHzIJLU，四进制00000101001L100并不出现，Qd=1的同时，异步清零可画时序图分析。QC

26、率是的CP率的1/4,从QCS出。.分频比控制计数器用来产生可变分频器所需要的分频比N。选用1片74L390（含两级十进制计数器）构成频率调节电路，另用一开关电路来控制计数脉冲的通断。另外，通常使用的开关是由机械触点实现开关的闭合和断开，由于机械触点存在弹性，闭合后会产生反弹，为了得到稳定的信号，增加消抖动电路。(用RS触发器构成)当开关打向F时，rd(5)为高电平，sd(1)通过开关触点接地，为低电平，输出端Q为高电平，即使开关反弹，使乐=1,但R=sd=1,输出状态Q保持不变。即输入有抖动，输出为稳定的一片74LS00来构成消抖动电路。74LS00管脚排列与74HC00G-样个位和十位的输

27、出的数据分别作为可变分频器个位和十位的输入信显示电路显示电路用来显示输出频率数值，由于fi=1KHzN分频f0=Nfi=N,因此分频比N即为此数值（单位：kHz）,故可将可变分频器初始值数据作为译码器输入数据。分频比控制计数器个位和十位输出的数据同时也是译码器的输入数据。显示器件选用LEW阴极数码管，译码器选用CD4511CD4511是输出高电平有效的CMO显示译码器，其输入为8421BCD码，可驱动共阴极数码管，可锁存并将BC刑译成LED所需的逻辑关系。能提供25mA勺电流，被广泛用于各种仪器仪表中。U1U254511BD1312111091514ABCDESEVEN_SEG_COM_K共要两片，一片显示个位一片显示十位。5EL为锁存极，当EL=0,即低电平，输出与输入有关。当EL=1,即高电平，输出不变。Lt为试灯极，低电平有效，当LT=0,所有笔画全亮。BL为灭灯极，低电平有效，当BL=0,所有笔