本科设计出租车计费系统的

1、摘要该系统利用 VHDL 语言、PLD 设计出租车计费系统，以 MAX+PLUS软件作为开发平台，设计了出租车计费器系统程序并进行了程序。使其实现计费以及预置和模拟汽车启动、停止、暂停等功能，并动态扫描显示车费数目。:出租车计费器；计数器；VHDL 语言；MAX+PLUS；IRental car fare register system designStudent: YANG YoutianTeacher: LIU YaomingAbstract：This system using the VHDL language, PLD design rental car costs thesystem

2、, develops the platform by the MAX+PLUS software achievement, designed the rental car fare register system program and has carried onprocedure simulation. Causes its realization to cost as well ashas thetheinitialization and the simulation automobile starts, stops, function and so onsuspension, and

3、dynamic scanning demonstration fare number.Key words: The rental car costs the system；the counter；the VHDL language；MAX+PLUSII；II目次摘要Abstract1引言11.11.2设计背景1EDA 发展概况22出租车计费系统的设计72.12.2出租车计费设计7基本设计思想73出租车计费系统的实现83.13.23.3系统的总体框图8程序流程图9系统各功能模块的实现103.3.13.3.23.3.33.3.43.3.5模块 JIFEI 的实现10模块 X 的实现12模块模块模块

4、1 的实现15SE 的实现16DI 的实现174系统4.14.24.34.44.519模块模块模块模块X 的结果19JIFEI 的1 的结果19结果19SE 的结果验证20模块 DI 的结果验证205结论21致谢22参考文献23III1 引 言1.1 设计背景随着出租车行业的发展，对出租车计费器的要求也越来越高。二十世纪后半期，随着集成电路和计算机技术的飞速发展，数字系统也得到了飞速发展，其实现方法经历了由分立元件、SSI、MSI 到 LSI、VLSI 以及 UVLSI 的过程。同时为了提高系统的可靠性与通用性，微处理器和专业集成电路（ASIC）逐渐取代了通用全硬件 LSI 电路，而 ASIC

5、以其体积小、重量轻、功耗低、速度快、成本低、性好而脱颖而出。目前，业界大量可编程逻辑器件（PLD），尤其是现场可编程逻辑器件（FPLD）被大量地应用在 ASIC的制作当中。在可编程集成电路的开发过程中，以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果的电子设计自动化（EDA）技术主要能辅助进行 面的设计工作：IC 设计,电子电路设计以及 PCB 设计理想的可编程逻辑开发系统能符合大量的设计要求：它能够支持不同结构的器件， 在多种平台运行，提供易于使用的界面，并且有广泛的特征。此外，一个设计系统应该能给设计师提供充分自由的设计输入方法和设计工具选择。Altered 公司开发

6、的MAX+PLUS开发系统能充分满足可编程逻辑设计所有要求。MAX+PLUS设计环境所提供的灵活性和高效性是无可比拟的。其丰富的图形界面，辅之以完整的、可及时MAX+PLUS软件。的文档，使设计能够轻松、愉快地掌握和使用编程器是一种专门用于对可编程器（如 EPROM,EEPROM,GAL,CPLD,PAL 等）进行编程的专业设备PLD 器件的逻辑功能描述一般分为原理图描述和硬件描述语言描述，原理图描述是一种直观简便的方法，它可以将现有的小规模集成电路实现的功能直接用 PLD 器件来实现，而不必去将现有的电路用语言来描述，但电路图描述方法无法做到简练；硬件描述语言描述是可编程器件设计的另一种描述

7、方法，语言描述可能精确和简练地表示电路的逻辑功能，现在 PLD 的设计过程中广泛使用。常用的硬件描述语言有 ABEL,VHDL 语言等， 其中 ABEL 是一种简单的硬件描述语言，其支持布尔方程、真值表、状态机等逻辑描述， 适用于计数器、译码器、运算电路、比较器等逻辑功能的描述；VHDL 语言是一种行为描述语言，其编程结构类似于计算机中的 C 语言，在描述复杂逻辑设计时，非常简洁，具有很强的逻辑描述和能力，是未来硬件设计语言的主流。VHDL 就是超高速集成电路硬件描述语言。覆盖面广，描述能力强，是一个多层次的硬件描述语言。在 VHDL 语言中，设计的原始描述可以非常简练，经过层层加强后，最终可

8、成为直接付诸生产的电路或版图参数描述。具有良好的可读性，即容易被计算机接1受，也容易被读者理解。使用期长，因工艺变化而使描述过时。因为 VHDL 的硬件描述与工艺无关，当工艺改变时，只需修改相应程序中的属性参数即可。支持大规模设计的分解和已有设计的再利用。一个大规模的设计不可能由一个人完成，必须由多人共同承担，VHDL 为设计的分解和设计的再利用提供了1.2 EDA 发展概况的支持。电子设计技术的就是 EDA 技术，EDA 是指以计算机为工作台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子 CAD 通用软件包，主要能辅助进行面的设计工作，即 IC 设计、电子电路设计和 PCB

9、 设计。EDA 技术已有 30 年的发展历程，大致可分为三个阶段。70 年代为计算机辅助设计(CAD)阶段，人们开始用计算机辅助进行 IC 版图编辑、PCB 布局布线，取代了手工操作。80 年代为计算机辅助工程(CAE)阶段。与 CAD 相比，CAE 除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE 的主要功能是：原理图输入，逻辑 ，电路分析，自动布局布线，PCB 后分析。90 年代为电子系统设计自动化(EDA)阶段。中国 EDA 市场已渐趋成熟，不过大部分设计工程师面向的是 PC 主板和小型 ASIC 领域，仅有小部分

10、（约 11%）的设计开发复杂的片上系统器件。为了与和美国的设计工程师形成更的竞争，中国的设计队伍有必要购入一些最新的 EDA 技术。在信息通信领域，要优先发展高速宽带信息网、深亚微米集成电路、新型元器件、计算机及软件技术、第三代移动通信技术、信息管理、技术，积极开拓以数字技术、网络技术为基础的新一代信息，发展新兴产业，培育新的增长点。要大力推进制造业信息化，积极开展计算机辅助设计（CAD）、计算机辅助工程（CAE）、计算机辅助工艺（CAPP）、计算机机辅助制造（CAM）、数据管理（PDM）、制造计划（MRPII）及企业管理（ERP）等。有条件的企业可开展“网络制造”，便于合作设计、合作制造，参

11、与国内和国际竞争。开展“数控化”工程和“数字化”工程。自动化仪表的技术发展趋势的测试技术、技术与计算机技术、通信技术进一步融合，形成测量、控制、通信与计算机（M3C）结构。在 ASIC 和 PLD 设计方面，向超高速、高密度、低功耗、低电压方向发展。外设技术与 EDA 工程相结合的市场前景看好，如组合超大屏幕的相关连接，多屏幕技术也有所发展。中国自 1995 年以来开发半导体产业，先后建立了几所设计中心，推动系列设计活动以应对亚太地区其它 EDA 市场的竞争。在 EDA 软件开发方面，目前主要集中在美国。但各国也正在努力开发相应的工具。、韩国都有 ASIC 设计工具，但不对外开放 。中国华大集

12、成电路设计中心，也提供2IC 设计软件，但性能不是很强。相信在的将来会有更好的设计工具有各地开花并结果。据最新统计显示，中国和正在成为电子设计自动化领域发展最快的两个市场，年复合增长率分别达到了 50%和 30%。EDA 技术发展迅猛，完全可以用日新月异来描述。EDA 技术的应用广泛，现在已涉及到各行各业。EDA 水平不断提高，设计工具趋于完美的地步。EDA 市场日趋成熟，但我国的研发水平还很有限，需迎头赶上。可编程逻辑器件自年代以来，经历了、几个发展阶段，其中高密度可编程逻辑器件，目前集成度已高达万门片，它将各模块集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，特别适合于样品研制

13、或小批量开发，使能以最快的速度上市，而当市场扩大时，它可以很容易地转换掩模实现，因此开发风险也大为降低。硬件描述语言（）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计。例如一个位的加法器，利用图形输入软件需要输人至个门，而利用语言只需要书写一行“”即可。而且 语言可读性强，易于修改和发现错误。早期的硬件描述语言，如 、，由不同的厂商开发，互不兼容，而且不支持多层次设计， 层次间翻译工作要由人工完成。为了克服以上不足，年美国国防部正式推出了高速集成电路硬件描述语言，年采纳为硬件描述语言标准

14、（）。是一种全方位的硬件描述语言，包括系统行为级。寄存器传输级和逻辑门多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此几乎覆盖了以往各种硬件俄语言的功能，整个自顶向下或由下向上的电路设计过程都可以用来完成。还具有以下优点：（）的宽范围描述能力使它成为进设计的，将设计的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。可以用简洁明确的代码描述来进行复杂逻辑设计，灵活且方便，而且也便于设计结果的交流、保存和重用。（）的设计不依赖于特定的器件，方便了工艺的转换。（）是一个标准语言，为众多的厂商支持，因此移植性好。传统的硬件电路设计方法是采用自下而上的设计方法，即根据系统

15、对硬件的要求，详细编制技术规格书，并画出系统流图；然后根据技术规格书和系统流图，对系统的功能进行细化，合理地划分功能模块，并画出系统的功能框图；接着就进行各功能模块的细化和电路设计；各功能模块电路设计、调试完成后，3将各功能模块的硬件电路连接起来再进行系统的调试，最后完成整个系统的硬件设计。采用传统方法设计数字系统，特别是当电路系统非常庞大时，设计者必须具备较好的设计经验，而且繁杂多样的原理图的阅读和修改也给设计者带来诸多的不便。为了提高开发的效率，增加已有开发成果的可继承性以及缩短开发周期，各 ASIC 研制和生产厂家相继开发了具有特色的电路硬件描述语言（Hardware Descripti

16、on Language，简称 HDL）。但这些硬件描述语言差异很大，各自只能在的特定设计环境中使用，这给设计者之间的相互交流带来了极大的。因此，开发一种强大的、标准化的硬件描述语言作为可相互交流的设计环境已势在必行。于是，美国于 1981 年提出了一种新的、标准化的 HDL，称之为 VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，简称 VHDL。这是一种用形式化方法来描述数字电路和设计数字逻辑系统的语言。设计者可以利用这种语言来描述的设计思想，然后利用电子设计自动化工具进行，再自动综合到门电路，最后

17、用 PLD 实现其功能。覆盖面广，描述能力强，是一个多层次的硬件描述语言。在 VHDL 语言中，设计的原始描述可以非常简练，经过层层加强后，最终可成为直接付诸生产的电路或版图参数描述。具有良好的可读性，即容易被计算机接受，也容易被读者理解。使用期长，因工艺变化而使描述过时。因为 VHDL 的硬件描述与工艺无关，当工艺改变时，只需修改相应程序中的属性参数即可。支持大规模设计的分解和已有设计的再利用。一个大规模的设计不可能由一个人完成，必须由多人共同承担，VHDL 为设计的分解和设计的再利用提供了的支持。当电路系统采用 VHDL 语言设计其硬件时，与传统的电路设计方法相比较，具有如下的特点：即从系

18、统总体要求出发，自上而下地逐步将设计的内容细化，最后完成系统硬件的整体设计。在设计的过程中，对系统自上而下分成三个层次进行设计：第一层次是行为描述。所谓行为描述，实质上就是对整个系统的数学模型的描述。一般来说，对系统进行行为描述的目的是试图在系统设计的初始阶段，通过对系统行为描述的来发现设计中存在的问题。在行为描述阶段，并不真正考虑其实际的操作和算法用何种方法来实现，而是考虑系统的结构及其工作的过程是否能到达系统设计的要求。第二层次是 RTL 方式描述。这一层次称为寄存器传输描述（又称数据流描述）。如前所述，用行为方式描述的系统结构的程序，其抽象程度高，是很难直接到具体逻辑元件结构的。要想得到

19、硬件的具体实现，必须将行为方式描述的 VHDL 语言程序改写4为 RTL 方式描述的 VHDL 语言程序。也就是说，系统采用 RTL 方式描述，才能导出系统的逻辑表达式，才能进行逻辑综合。第三层次是逻辑综合。即利用逻辑综合工具，将 RTL 方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表）。此时，如果需要，可将逻辑综合的结果以逻辑原理图的方式输出。此后可对综合的结果在门电路级上进行，并检查其时序关系。应用逻辑综合工具产生的门网络表，将其转换成 PLD 的编程码，即可利用 PLD 实现硬件电路的设计。由自上而下的设计过程可知，从总体行为设计开始到最终的逻辑综合，每一步都要进行检查，这样有

20、利于尽早发现设计中存在的问题，从而可以大大缩短系统的设计周期。系统可大量采用 PLD由于目前众多制造 PLD。的厂家，其工具软件均支持 VHDL 语言的编程。所以利用 VHDL 语言设计数字系统时，可以根据硬件电路的设计需要，自行利用 PLD 设计自用的 ASIC，而无须受通用元器件的限制。系统框架结构系统框架结构（FRAMEWORK）是一套配置和使用软件包的规范。目前主要的系统都建立了框架结构，如 公司的 Design Framework，Mentor 公司的 Falcon Framework，而且这些框架结构都遵守国际组织制定的统一技术标准。框架结构能将来自不同厂商的工具软件进行优化组合，

21、集成在一个易于管理的统一的环境之下，而且还支持任务之间、设计师之间以及整个础。开发过程中的信息传输与共享，是并行工程和自顶向下设计施的实现基技术的每一次进步，都引起了设计层次上的一次飞跃，从设计层次上分， 年代为物理级设计（），年代为电路级设计（），年代进入到系统级设计（）。物理级设计主要指版图设计，一般由半导体厂家完成，对电子工程师没有太大的意义，因此本文重点介绍电路级设计和系统级设计。通过后，根据原理图产生的电气连接网络表进行板的自动布局布线。在制作板之前还可以进行后分析，其中包括热分析、噪声及窜扰分析、电磁兼容分析、可靠性分析等，并可将分析后的结果参数反标回电路图，进行第二次，也称为后。

22、后主要是检验板在实际工作环境中的可行性。由此可见，电路级的技术使电子工程师在实际的电子系统产生前，就可以全面地了解系统的功能特性和物理特性，从而将开发风险消灭在设计阶段，缩短了开发时间，降低了开发成本。5系统级设计 进人年代以来，电子信息类的开发明显呈现两个特点：一是复杂程度提高；二是上市时限紧迫。然而，电路级设计本质上是基于门级描述的单层次设计，设计的所有工作（包括设计忙人、和分析、设计修改等）都是在基本逻辑门这一层次上进行的，显然这种设计方法不能适应新的形势，一种设计方法，也即系统级设计方法，应运而生。次的电子次设计是一种“概念驱动式”设计，设计设计目标进行功能描述。由于摆脱了电路细节的创

23、造性的方案与概念的构思上，而且这些概念构思以无须通过原理图描述电路，而是，设计可以把精力集中于次描述的形式输人计算机，系统就能以规则驱动的方式自动完成整个设计。这样，新的概念就能迅速有效地成为，大大缩短了，的研制周期。不仅如此，次设计只是定义系统的行为特性，可以不涉及实现工艺，因此还可以在厂家综合库的支持下，利用综合优化工。62 出租车计费系统的设计2.1 出租车计费设计实际中出租车的计费工作原理一般分成 3 个阶段：（1） 车起步开始计费。首先显示起步价（本次设计起步费为 7.00 元）,车在行驶 3 km以内，只收起步价 7.00 元。（2） 车行驶超过 3 km 后,按每公里 2.2 元

24、计费（在 7.00 元基础上每行驶 1 km 车费加 2.2 元）,车费依次累加。（3） 行驶路程达到或超过 9 km 后(车费达到 20 元)，每公里加收 50%的车费,车费变成按每公里 3.3 元开始计费。车暂时停止（行驶中遇红灯或中途暂时停车）不计费，车费保持不变。若停止则车费清零，等待下一次计费的开始2.2 基本设计思想(1) 根据出租车计费原理，将出租车计费部分由 5 个计数器来完成分别为 counterA， counterB，counterC，counterD，counterE。计数器 A 完成车费百位。计数器 B 完成车费十位和个位。计数器 C 完成车费角和分。计数器 D 完成计

25、数到 30（完成车费的起步价）。计数器 E 完成模拟实现车行驶 100 m 的功能。（2）行驶过程中车费附加 50%的功能：由比较器实现。（3）车费的显示:由动态扫描电路来完成。用态数据的显示。模块来实现，完成数据的输入即动（4）通过分析可以设计出系统的顶层框图如图 2.1 所示：图 2.1 系统的顶层框图73 出租车计费系统的实现3.1系统的总体框图图 3.1系统总体框图83.2程序流程图YESYESYESNO图 3.2 程序流程图9车跑完成一次后车费显示计费器计数车费、里程清零里程显示里程计数NO车开始启动里程不计 3.3 系统各功能模块的实现3.3.1 模块 JIFEI 的实现图 3.3

26、模块 模块 JIFEI 见图 3.2。输入端口 START、STOP、PAUSE、JS 分别为汽车起动、停止、暂停、按键。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity jifei isport (clk,start,stop,pause,js:in std_logic; chefei,luc:out integer range 0 to 8000); end jifei;architecture rtl of jifei is beginprocess(clk,start,sto

27、p,pause,js)variable variable variablevariablea,b:std_logic;aa:integer range 0 to 100;chf,lc:integer range 0 to 8000;num:integer range 0 to 9; beginif(clk'event and clk='1')then if(stop='0')thenchf:=0;num:=0;10b:='1'aa:=0;lc:=0; elsif(start='0')then b:='0'c

28、hf:=700; lc:=0;elsif(start='1' and js='1'and if(b='0')thennum:=num+1; end if; if(num=9)then lc:=lc+5; num:=0; aa:=aa+5;end if;pause='1')thenelsif(start='1'and lc:=lc+1; aa:=aa+1;end if; if(aa>=100)then a:='1'aa:=0; else a:='0'end if; if(lc&l

29、t;300)then null; elsif(chf<2000 andchf:=chf+220;js='0'and pause='1')thena='1')thenelsif(chf>=2000 and a='1')thenchf:=chf+330;11end if; end if; chefei<=chf; luc<=lc;end process; end rtl;3.3.2 模块 X 的实现模块 X 见图 3.3。该模块把车费和路程转化为 4 位十进制数，daclk 的频率要比 clk快得多图 3.4

30、模块 Xlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity x isport(daclk:in std_logic; ascore,bscore:in integer range 0 to 8000;age,ashi,abai,aqian,bge,bshi,bbai,dqian:out end x ;architecture rtl of x is beginprocess(daclk,ascore)variable comb1:integer range 0 to 8000;std_

31、logic_vector(3 downto 0);variable comb1a,comb1b,comb1c,comb1d:std_logic_vector(3 downto 0); beginif(daclk'event and daclk='1')then12if(comb1<ascore)thenif(comb1a=9 and comb1b=9 and comb1c=9)then comb1a:="0000"comb1b:="0000" comb1c:="0000" comb1d:=comb1d+1

32、; comb1:=comb1+1;elsif(comb1a=9 and comb1b=9)then comb1a:="0000"comb1b:="0000" comb1:=comb1+1; comb1c:=comb1c+1; elsif(comb1a=9)then comb1a:="0000" comb1b:= comb1b+1; comb1:= comb1+1; elsecomb1a:= comb1a+1; comb1:= comb1+1; end if;elseashi<= comb1b; age<= comb1a;

33、abai<= comb1c; aqian<= comb1d; comb1:=0; comb1a:="0000" comb1b:="0000" comb1c:="0000" comb1d:="0000" end if;end if;13end process; process(daclk,bscore)variable comb2:integer range 0 to 8000;variable comb2a,comb2b, comb2c,comb2d:std_logic_vector(3 beginif

34、(daclk'event and daclk='1')then if(comb2<bscore)thenif(comb2a=9 and comb2b=9 and comb2c=9)then comb2a:="0000"comb2b:="0000" comb2c:="0000" comb2d:=comb2d+1; comb2:=comb2+1;elsif(comb2a=9 and comb2b=9)then comb2a:="0000"comb2b:="0000" c

35、omb2:= comb2+1; comb2c:= comb2c+1; elsif(comb2a=9)then comb2a:="0000" comb2b:=comb2b+1; comb2:=comb2+1; elsecomb2a:= comb2a+1; comb2:= comb2+1; end if;else bshi<=comb2b; bge<=comb2a; bbai<=comb2c; bqian<=comb2d;comb2:=0;downto0);14comb2a:="0000" comb2b:="0000&quo

36、t; comb2c:="0000" comb2d:="0000" end if;end if;end process;end rtl;3.3.3 模块1 的实现模块1 见图 3.5。经过该八进制模块将车费和路程。图 3.5 模块1library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity1 isport(c:in std_logic_vector(2 downto 0); dp:out std_logic;a1,a2,a3,a4,b1,b2,b3,b4

37、:in std_logic_vector(3d:out std_logic_vector(3 downto 0);downto0);end1;architecture rtl ofbegin1 isprocess(c,a1,a2,a3,a4,b1,b2,b3,b4);variable comb:std_logic_vector(2 downto o);15begincomb:=c; case comb iswhen”000”=>d<=a1;dp<=0;when”001”=>d<=a2;dp<=0;when”010”=>d<=a3;dp<=1

38、;when”011”=>d<=a4; dp<=0;when”100”=>d<=b1;dp<=0;when”101”=>d<=b2;dp<=0;when”110”=>d<=b3;dp<=1;when”111”=>d<=b4; dp<=0;when others=>null;end endendcase; process;rtl;3.3.4 模块 SE 的实现模块 SE 见图 3.6图 3.6模块 library ieee;use ieee.std_logic_1164.all;16use ieee.s

39、td_logic_unsigned.all; entity se isport(clk:in std_logic;a:out std_logic_vector(2 down to 0); end se;architecture rtl of se is beginprocess(clk)variable b:std_logic_bector(2 downto beginif(clkevent and clk=1)then if(b=”111”)thenb:=”000”;else b:=b+1;end if; end if; a<=b;end process; end rtl;3.3.5

40、模块 DI 的实现模块 DI 见图 3.70);图 3.7模块 DElibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity di isport(d:in std_logic_vector(3 downto0);q:out std_logic_vector(6 downto 0);17end di;architecturertl of di is beginprocess(d) begincase d is when”0000”=>q<=”0111111”; when”0001”

41、=>q<=”0000110”; when”0010”=>q<=”1011011”; when”0011”=>q<=”1001111”; when”0100”=>q<=”1100110”; when”0101”=>q<=”1101101”; when”0110”=>q<=”1111101”; when”0111”=>q<=”0100111”; when”1000”=>q<=”1101111”;when others=>q<=”1101111”endendcase;process;endrtl;1844.1系统模块 X 的结果将车费和路程转换成 4 位的十进制如图 4.1 所示：输入端为：Daclk, ascore, bscore输出端为：Age, ashi, aqian, abai,bge, bshi,bqian