VHDL作业及答案

1、第5章PPT课件作业1 .VHDL程序一般包含几个组成部分？各部分的作用是什么？实体，结构体，库，程序包，配置实体：用于描述所设计系统的外部接口特性；即该设计实体对外的输入、输出端口数量和端口特性。结构体：用于描述实体所代表的系统内部的结构和行为；它描述设计实体的结构、行为、元件及内部连接关系。库：存放已经编译的实体、构造体、程序包集合和配置。程序包：存放各设计模块都能共享的数据类型、常数和子程序库；配置：实体对应多个结构体时，从与某个实体对应的多个结构体中选定一个作为具体实现。2 .端口模式有哪几种？buffer类型与inout类型的端口有什么区别？Out,in,inout,bufferou

2、t（输出）:只能被赋值，用于不能反馈的输出；in（输入）:只能读，用于时钟输入、控制输入单向数据输入；inout（输入输出）:既可读又可被赋值，被读的值是端口输入值而不是被赋值，作为双向端口。buffer（缓冲）:类似于输出，但可以读，读的值是被赋值，用做内部反馈用，不能作为双向端口使用。3 .下列标识符中，哪些是非法的？Led3coder_1endportstd_machine2adderdecoder*8and_2_decoder_1and2and_2and_2and-24 .指出下面的实体描述中存在的四处语法错误并改正LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.

3、ALL;ENTITYmux21aISPORT（a,b,s:INBIT;y:OUTBIT;）;（1.删除括号内的分号）ENDENTITYmux;mux21a）ARCHITECTUREoneOFmux21aISBEGINPROCESS（a,b,s）Beginifs=0theny<=a;elsey<=b;endif;endprocess（结束少了一个分号）ENDARCHITECTUREnone;（none改为one）5 .写出下图所示的设计实体mux41的实体声明。所有端口都采用bit或bit_vector类型。ENTITYmux41ISPORT(A,B,C,D:INBIT;SEL:IN

4、BIT_VECTOR(1DOWNTO0);Q:OUTBIT);ENDENTITYmux41;6 .表达式C<=A+B中，A、B、C的数据类型都是STD_LOGIC_VECTQR是否能直接进行加法运算？说明原因和解决方法。答：不能直接进行加法运算。因为+号只能对整数类型进行直接相加，如果要对STD_LOGIC_VECTOR据类型进行+法操作，需要调用运算符重载，即在程序的开头打开IEEE.STD_LOGIC_UNSIGNED.ALL序包，或者把STD_LOGIC_VECTOR§类型改为整数类型。7 .能把任意一种进制的值向一整数类型的对象赋值吗？如果能，怎样做？答：能。见书上P3

5、22页8 .判断下列VHDL勺数值表示是否合法，如果有误指出原因(P322)16#0FA#10#12F#8#789#8#356#2#0101010#9 .数据类型BIT,INTEGER,BOOLEAN§i定义在那个库中？哪些库和程序包总是可见的？答：BIT,INTEGER,BOOLEANU定义在STD库的STANDARD序包中（见书上P324-325）WORK库,STD库总是可见的（P316-317）10 .习题3-1,3-2,3-6（P92）答：3-6考试有此种类型的程序题。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF3ISPOR

6、T（CLK0,CL:INSTD_LOGIC;OUT1:OUTSTD_LOGIC）;END;ARCHITECTUREbhvOFDFF3ISSIGNALQ:STD_LOGIC;（此处只能定义信号）BEGINPROCESS（CLK0）BEGINIFCLK0'EVENTANDCLK0='1'THENQ<=QNORCL;ENDIF;ENDPROCESS;OUT1<=NOTQ;END;11 .VHDL语言数据对象有哪几种？作用范围如何？对其赋初值作用有何不同？答：VHDL®言数据对象有信号，变量，常量。要回答的特别详细12 .判断下面三个程序中是否有错误，若有

7、则指出错误所在。程序1：signala,en:std_logic;process（a,en）variableb:std_logic;beginifen=1thenb<=a;（错误2处。1.en为std_logic类型，此类型赋值为en=1；2.b为变量，变量赋值采用：=）endif;endprocess;程序2：architectureoneofsampleisvariablea,b,c:integer;（结构体里面不能定义变量，只能定义信号）beginc<=a+b;endarchitectureone;程序3：libraryieee;Useieee.std_logic_1164.

8、all;Entitymux21isPort（a,b:instd_logic；sel:instd_logic；c:outstd_logic）；endEntitysam2;（1.sam2改为mux21）architectureoneofsampleis（2.sample改为mux21）beginprocess（a,b.sel）（6.if语句应该放在process中）beginifsel=0thc:e=na;（3.端口赋值采用<=,改为c<=a）elsec:=b;（4.端口赋值采用<=,改为c<=b）endif;endprocess;endarchitecturetwo;（5

9、.two改为mux21）13.在VHDL中，如何描述时钟信号上升沿和下降沿？请分别列举两种不同的方法14.叙述进程语句的语法格式，并说明各组成部分的功能和作用。（回答要详细）process（敏感信号表）进程说明部分begin顺序处理语句endprocess标号；1. 敏感信号表内为信号列表，该表内的信号的变化将引起进程的执行。多数VHD绘合器要求敏感信号表必须列出本进程中所有输入信号名。2. 进程说明用来定义在该进程中需要用到的局部量，如变量、常数等，在此处定义的变量是局部量，只能在该进程中使用，其他地方不能使用。特别强调在进程说明部分只能定义局部变量，不能定义信号和共享变量。3. 顺序描述语

10、句是一段顺序执行的语句，具体描述进程的行为.如：信号赋值，变量赋值，if语句，case语句等。15.进程的敏感信号表具有什么作用？列出敏感信号时应注意什么？（回答要详细）答：敏感信号表中有多个敏感信号时，其中任一个信号的变化都会引起进程启动，写敏感信号表时，尽量将在进程中被读取的信号列全。若无敏感信号表，就必须放一个WAIT语句在进程内作为进程启动语句16.进程设计要点是什么?（回答要详细）?PROCES用一无限循环语句?PROCES阱的顺序语句具有明显的顺序/并行运行双重性进程内部只能加载顺序语句，但进程本身是并行语句出现在结构体中，它与其他并行结构或进程之间在结构体中是并行运行的?进程语句

11、本身是并行语句?一个进程中只允许描述对应于一个时钟信号的同步时序逻辑?进程必须由敏感信号的变化来启动敏感信号表中有多个敏感信号时，其中任一个信号的变化都会引起进程启动，写敏感信号表时，尽量将在进程中被读取的信号列全。无敏感信号表，就必须放一WAIT语句在进程内作为进程启动语句?信号是多个进程间的通信线在结构体中多个进程可以并行运行，多个进程之间的通信是通过信号来实现。因此，在任一进程的进程说明部分不允许定义信号第6章PPT课件作业1. 顺序语句和并行语句分别有哪些？顺序语句和并行语句主要有什么区别？2. 用IF和when-else语句编写全加器（自己结合PPT,编程实现。）3. 用元件例化法实

12、现4位加法器。（自己结合2位加法器的方法，编程实现。）4. 阅读下面的程序，分析其实现的逻辑功能，并说明是时序逻辑还是组合逻辑libraryieee;Useieee.std_logic_1164.all;EntitydecoderisPort（a:instd_logic_vector（9downto0）；c:outintegerrange0to9；）endEntitydecoder;architectureoneofdecoderisbeginwithaselectc<=0when“0000000001”,1when“0000000010”,2when“0000000100”,3when

13、“0000001000”,4when“0000010000”,5when“0000100000”,6when“0001000000”,7when“0010000000”,8when“0100000000”,9when“1000000000”,0whenothers;endarchitectureone;组合电路：译码电路。从低位到高位依次判断10位2进制数的哪一位是高电平，并输出高电平所在数据位置。5. 结构体的描述方式有几种方式？各有什么特点？：只需描述输入与输出的行为，不关注具体的电路实现，一般通过一组顺序的VHDL!程来反映设计的功能和算法；：这种描述将数据看成从设计的输入端到输出端，通

14、过并行语句表示这些数据形式的改变，即信号到信号的数据流动的路径和形式进行描述；:多用在多层次的设计中，通过调用库中得元件或已经设计好的元件，进行组合来完成实体功能的描述，它只表示元件和元件之间的互连.6.下面是三人表决器的VHDL描述，分析其实现机制，并说明三个不同的结构体分别用了什么描述方法。libraryieee;Useieee.std_logic_1164.all;Entityvoter3isPort(a,b,c:inbit；m:outbit)；endEntityvoter3;结构体描述方法1：(属于结构体的数据流描述方式。)architectureoneofvoter3isbeginw

15、itha&b&cselectm<=1when“110”|“101”|“011”|“111”,0whenothers;endarchitectureone;结构体描述方法2：(采用了进程，属于结构体的行为描述方式)architecturetwoofvoter3isbeginprocess(a,b,c)constantlookuptable:bit_vector(0to7):=“00010111”;variableindex:natural;beginindex:=0;ifa=1thenindex:=index+1;endif;ifb=1thenindex:=index+2;

16、endif;ifc=1thenindex:=index+4;endif;m<lookuptable(index);endprocess;endarchitecturetwo;结构体描述方法3：(采用元件例化，调用了其他元件，属于结构体的结构描述方式)architecturethreeofvoter3iscomponentand2port(in1,in2:inbit;out1:outbit);endcomponent;componentor2port(in1,in2,in3:inbit;out1:outbit);endcomponent;signalw1,w2,w3:bit;beginga

17、te1:and2portmap(a,b,w1);gate2:and2portmap(b,c,w2);gate3:and2portmap(a,c,w3);gate4:or3portmap(w1,w2,w3,m);endarchitecturethree;第8章PPT课件作业1.设计一个比较电路，当输入的8421BCD码值大于4时，输出为1,否则输出为0(自己编写。)LIBRARYIEEE;-8421比较电路方法1USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYc

18、omparaISPORT(a:INSTD_LOGIC_VECTOR(3DOWNTO0);Y:OUTSTD_LOGIC);ENDENTITYcompara;ARCHITECTUREoneOFcomparaISBEGINprocess(a)beginif(a>4)and(a<=9)theny<='1'elsey<='0'endif;endprocess;ENDARCHITECTUREone;LIBRARYIEEE;-8421比较电路方法2USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.AL

19、L;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcompara2ISPORT(a:INSTD_LOGIC_VECTOR(3DOWNTO0);Y:OUTSTD_LOGIC);ENDENTITYcompara2;ARCHITECTUREoneOFcompara2ISBEGINprocess(a)beginifa="0000"theny<='0'elsifa="0001"theny<='0'elsifa="0010"theny<='0'elsif

20、a="0011"theny<='0'elsifa="0100"theny<='0'elsifa="0101"theny<='1'elsifa="0110"theny<='1'elsifa="0111"theny<='1'elsifa="1000"theny<='1'elsifa="1001"theny<='1&#

21、39;elsifa="1010"theny<='0'elsifa="1011"theny<='0'elsifa="1100"theny<='0'elsifa="1101"theny<='0'elsifa="1110"theny<='0'elsey<='0'endif;endprocess;ENDARCHITECTUREone;NaneQps2C.2ns40,0ns6

22、1,ns60)TIE11111nsJ国A40dia243¥LLJCJJ1iCLJ:目、3GDCE299U4X153q3aru_IIII11H12. 编程实现3-8译码器。（结合数码管译码器的方法，查询资料编写）3. 编程实现2个数相加的加法器。其中加数和被加数均为4位二进制数。（结合PPT的位加法器，编程实现）4. 8位右移寄存器（自己编写。）5.6.7.一、名词解释1. VHDL（VeryhighspeedintergatedcircuitHardwareDescriptionLanguage）:非常高速集成电路的硬件描述语言。2. 实体说明：用来描述电路器件的外部情况及各信号端口

23、的基本性质。3. 结构体:通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述），从而建立设计实体输出与输入之间的关系。4. 类属表:用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。5. 数据对象:数据对象是数据类型的载体，共有三种形式的对象：Constant（常量）、Variable（变量）、Signal（信号）。6. 并行语句:并行语句有五种类型，可以把它们看成结构体的五种子结构。这五种语句结构本身是并行语句，但内部可能含有并行运行的逻辑描述语句或顺序运行的逻

24、辑描述语句，如进程内部包含的即为顺序语句。五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。7. 程序包:程序包可定义一些公用的子程序、常量以及自定义数据类型等。各种VHDL编译系统都含有多个标准程序包，如Std-Logic-1164和Standard程序包。用户也可已自行设计程序包。程序包由两个独立的单元组成：程序包声明单元和程序包体单元构成。二、写出下列缩写的中文（或者英文）含义1. ASIC专用集成电路2. FPGA现场可编程门阵列3. IP知识产权核（软件包）4. JTAG联合测试行动小组5. VHDL超高速集成电路硬件描述语言6. FPGA现场可编程门阵

25、列7. RTL寄存器传输级8. SOPC可编程片上系统EAB嵌入式阵列块HDL硬件描述语言9. LPM参数可定制宏模块库10. RTL寄存器传输级11. UAR伸口(通用异步收发器)12. ISP在系统编程13. IEEE电子电气工程师协会14. ASIC专用集成电路15. LAB逻辑阵列块16. IP核：是指完成某种功能的设计模块。17. FPGA现场可编程门阵列。18. SOC系统芯片，是指把一个完整的系统集成在一个芯片上。19. HDL:硬件描述语言，是一种用文本形式来描述和设计电路的语言。20. 综合：指的是将较高层次的设计描述自动转化为较低层次描述的过程。能够将原理图或HDL语言表达

26、成描述的电路功能转化为具体结构网表的工具。21. 适配：将由综合器产生的网表文件配置于指定的目标器件中，并产生最终的可下载文件。22. 仿真：对所设计电路的功能的验证。23. 编程：把适配后生成的编程文件装入到PLD器件中的过程。24. 参数化模块库：参数化模块库中是一些经过验证的功能模块，用户可以根据自己的需要设定模块的端口和参数，即可完成模块的定制。25. PLD：可编程逻辑器件(ProgrammableLogicDevice)26. PLA：可编程逻辑阵列(ProgrammableLogicArray)27. PAL可编程阵列逻辑(ProgrammableArrayLogic)28. G

27、AL.:通用阵列逻辑(GenericArrayLogic)29. CPLD复杂可编程逻辑器CComplexProgrammableLogicDevice)30. ASIC:专用集成电路(ApplicationSpecificIntegratedCircuit)31. ISP在系统编程(In-SystemProgrammable)三、填空题1. CPLD的基本结构看成由可编程逻辑宏单元、可编程I/O控制模块和可编程内部连线等三部分组成。2. FPGA由可编程逻辑块（CLB）、可编程互连单元（I/O）和可编程互连三种可编程电路和一个SRAM结构的配置存储单元组成。3. CPLD是基于乘积项的可编程

28、结构,即由可编程的与阵列和固定的或阵列来完成功能。而FPGA采用查找表LUT结构的可编程结构。4. 硬件描述语言（HDL）是EDA技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言。它的种类很多，如VHDL、VerilogHDL、AHDL。5. VHDL的基本描述语句包括一系列顺序语句和并行语句两大基本描述语句。6. VHDL的库分为两类：设计库和资源库。7. 利用EDA技术进行电路设计时设计输入有多种方式，如：波形输入方式、原理图输入方式、文本输入方式。8. VHDL实体部分的端口模式用来说明信号的流动方向，共有四种类型：OUT、BUFFER、INOUT。9. 结构体的结

29、构化描述主要描述电路的组成，即元件之间的互连。主要用元件例化语句和生成语句来实现。10. VHDL语言的操作符有四种，即逻辑运算符、关系运算符、算术运算符、并置运算符。11. EDA即电子设计自动化。12、CPLD和FPGA统称为高密度可编程逻辑器件13、可编程逻辑器件的设计过程可以分为四个步骤_设计入_,_设计实现,设计校验，下载编程14、目前应用最广泛的HDL十件描述语言）有VHDL_,_Verilog-HDL15、构成一个完整的VHDL语言程序的五个基本结构是实体，结构体，库,_程序包,配置_。VHDL的实体说明部分（ENTITY）主要功能是描述电路的外部接口16、VHDL中有三种基本的

30、数据对象，分别是赏量、_B#、变量。在VHDL语句中，“-”符号表示注释17、在VHDL中，把“DATA”定义为信号，数据类型为整数的语句O在VHDL中，语句CLKEVENTANDCLK=1'表示信号CLK的上升沿VHD10、VHDLS序文件的扩展名是18 .将硬件描述语吉转化为硬件电路的重要工具软件称为HDL综合器。19 .EDA的设计输入主要包括文本输入方式、图形输入和波形输入方式。20 .文本输入是指采用硬件描述语言进行电路设计的方式。21 .功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为前仿真。22 .时序仿真是在选择了具体器件并完成布局、

31、布线之后进行的时序关系仿真，因此又称为后仿真或延时仿真。23.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为自顶向下（Top-Down）的设计法。24. EDA设计流程包括设计准备、设计输入、设计处理和器件编程四个步骤。25. EDA的设计验证包括功能仿真、时序仿真和器件测试三个过程。26. EDA工具大致可以分为设计输入编辑器、仿真器、HDL综合器、适配器（或布局布线器）和下载器等五个模块。27、VHDL的实体由实体声明部分和结构体组成。28、VHDL的实体声明部分指定了设计单元的输入/输出端口或引脚,它是设计实体对外一个通信界面，是外界可以

32、看到的部分。29、VHDL的结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。30、在VHDL的端口声明语句中，端口方向包括IN（输入）、OUT（输出）、INOUT（双向）和BUFFER（具有读功能的输出）。31、VHDL的变量（VARIABLE是一个局部量，它只能在进程、函数和过程中声明和使用。32、VHDL的信号（SIGNAL是一种数值容器，不仅可以容纳当前值，也可以保持历史值。33、在VHDL中，标准逻辑位数据有九逻辑值。34、VHDL的顺序语句只能出现在进程、过程和函数中.是按程序书写的顺序自上而下、一条一条地执行。35、VHDL并行语句在结构体中的

33、执行是并行运行的,其执行方式与语句书写的顺序无关。36、在VHDL的各种并行语句之间，可以有信号来交换信息。37、VHDL的PROCESS进程）语句是由顺序语句组成的,但其本身却是并行语句。38、VHDL的并行信号赋值语句的赋值目标必须都是信号。39、VHDL的子程序有过程和函数两种类型。40、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入程序包中。41、VHDL的函数分为函数首和函数体两部分,调用前需要将它们装入程序包中。42、元件例化是将预先设计好的设计实体作为一个元件，连接到当前设计实体中一个指定的端口。43、程序包是用VHDL语言编写的，其源程序也需要以HD文件类型保存。

34、44、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为文本输入设计法45、数字系统中常用的LSI（大规模集成电路）可分为非用户定制申，路（又称为通用集成中，路）、全用户定制电路（又称为专用集成电路和半用户定制电路三种类型。46、可编程逻辑器件PLD属千半用户定制电路。47、利用EDA工具，设计者只需用硬件描述语言来完成对系统功能的描述,然后由计算机软件自动完成设方t处理，得到PLD设计结果。48、 基于EDA技术的设计中，通常有两种设计思路，一种是自顶向下的设计思路,一种是自底向上的设计思路。49、 IP核分为硬核、固核和软核三种类型。50、 数字器件经历了从SSIM3、LSI到V

35、LSI直到现在的SOC51、数字系统的实现主要可选择两类器件，一类是可编程逻辑器件(PLD),另一类是专用集成电路(ASI。52、 基于FPGA/CPL湍件的数字系统设计主要包括设计输入、综合FPGA/CPL湍件适配、仿真和编程下载等步骤。53、 设计输入有多种表达方式，最常用的是原理图方式和HDL文本方式两种。54、原理图设计应输入源文件、然后创建工程、对设计进行编译,之后进行波形仿真。55、在QuartusII创建工程要设定有关内容如工程名、目标器件、选用的综合器和仿真器等。56、在QuartusII中进行波形仿真需进行如下步骤：打开波形编辑器、输入信号节点、编辑输入信号波形、仿真器参数设

36、置和观察仿真结果。57、SPLD(简单的可编程逻辑器件)包括PROMPLAPAL和GAL四类器件。58、HDPLD(高密度可编程逻辑器件)主要包括CPL丽FPGA两类器件。59、PLD器件按照可以编程的次数可以分为一次性编程器件和可多次编程器件两类。四、选择题1、 LIBRARYA;USEIEEE.STD_LOGIC_1164.ALL;A.IEEEB.STD2、ENTITYcounterISPORT(Clk:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ENDB;A.counter23B.counterC.work3、ENTITYcounterI

37、SPORT(Clk:INSTD_LOGIC;Q:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0);ARCHITECTUREaOF_BISA.counter23B.counterC.work4、ARCHITECTUREaOFmux4ISBEGINENDA;A.aB.bC.c5、LIBRARYIEEE;A.ALL;A.STD_LOGIC_1164B.IEEE_LOGIC_1164C.WORK_LOGIC_11646、下列是一个四选一的数据选择器的实体，S,A,B,C,D是输入端，Y是输出端ENTITYmulti_4vISPORT(S:_ASTD_LOGIC_VECTOR(1DOWN

38、TO0);A,B,C,D:_A_STD_LOGIC;Y:_BSTD_LOGIC);ENDmulti_4v;A.INB.OUTC.BUFFER7、下面是一个计数器的实体，clk是输入端，q是输出端ENTITYcountclrISPORT(clk:_ASTD_LOGIC;q:CSTD_LOGIC_VECTOR(7DOWNTO0);ENDcountclr;ARCHITECTUREoneOFcountclrISBEGINA.INB.OUTC.BUFFER8、 ARCHITECTUREoneOFmulti_4vIS_BENDone;A.INB.BEGINC.END9、 PROCESS(clk)VARIABLEqtmp:STD_LOGIC_VECTOR(7DOWNTO0);_CIFclk'eventANDclk='1'THENENDPROCESS;A.INB.ENDC.BEGIN10、 CASEDISWHEN0_AS_C"0000001"-0A.=>B.>