集成电路原理与应用课程设计——触发器设计

1、等级:湖南工程学院课 程 设 计课程名称 集成电路原理与应用 课题名称 触发器设计 专 业 电子科学与技术 班 级 1102 学 号 2011010402 姓 名 德 指导教师 孙静 2014 年 12 月 29 日湖南工程学院课 程 设 计 任 务 书课程名称 集成电路原理与应用 课 题 触发器设计 专业班级 电子科学与技术1102 学生姓名 德 学 号 指导老师 孙静 审 批 任务书下达日期 2014 年 12 月 22 日任务完成日期 2015 年 01 月 02 日设计内容与设计要求设计内容：设计一个D触发器，要求如下：(1)采用传输门逻辑；(2)利用Cadence软件对电路进行仿真；

2、(3)进行版图设计，并进行DRC和LVS验证。设计要求：1. 思路清晰，给出整体设计框图和总电路图以及程序清单；2. 单元电路设计，给出具体设计思路和电路；3. 整理仿真数据与曲线图表，提交版图设计，写出设计报告。主 要 设 计 条 件1. 提供电路仿真实验室；2. 提供电路仿真软件；3. 所用设备及元件需在设计后归还。说 明 书 格 式1. 封面；2. 任务书；3. 说明书目录；4. 设计总体思路，基本原理和框图（总电路图）；5. 单元电路设计，程序设计；6. 调试步骤；7. 故障分析与电路改进；8. 总结与体会；9. 参考文献；10. 课程设计成绩评分表。进 度 安 排第一周 星期一：课题

3、内容介绍和查找资料；星期二：电路设计；星期三：电路仿真，修改方案；星期四：调试电路；星期五:：确定程序流程图，编写程序；第二周 星期一二：编写调试程序；星期三：验收设计；星期四五：写设计报告，打印相关图纸；星期五下午：带报告书进行答辩；整理实验室及其它事情参 考 文 献1. 集成电路设计，清华大学出版社，叶以正、来逢昌编2. 模拟CMOS集成电路设计第五版，西安交通大学出版社，毕查德拉扎维，陈贵灿（译）3. 模拟电路的计算机分析与设计-Pspice程序应用，清华大学出版社，高文焕、汪蕙编4. Spice通用电路模拟程序用户指南，清华大学出版社， Vladimirescu A著，田淑清译5. 集

4、成电路版图设计，清华大学出版社，Christopher Saint编目 录一、 设计原理11.1 触发器的特点与分类11.2 D触发器原理11.3 软件介绍2二、 D触发器的设计22.1 D触发器电路图设计22.1.1 反相器电路设计32.1.2 传输门电路设计32.1.3 D触发器电路图42.1.4 D触发器电路仿真42.2 D触发器版图的设计52.2.1 版图设计基本知识52.2.2 版图设计步骤62.2.3 版图的验证62.2.4 D触发器版图7三、 总结体会8四、 参考文献9一、 设计原理本设计是采用传输门逻辑设计一个D触发器，并利用Cadence软件对电路进行仿真；进行版图设计，并进

5、行DRC和LVS验证。1.1 触发器的特点与分类触发器是能够存储一位二进制信息的基本单元。 触发器特点有如下两个： 1.有两个能够保持的稳定状态，分别用来表示逻辑0和逻辑1。 2.在适当输入信号作用下，可从一种状态翻转到另一种状态，在输入信号取消后，能将获得的新状态保存下来。把触发器按触发方式分，可分为电位触发方式、主从触发方式及边沿触发方式。按逻辑功能分，可分为R-S触发器、D触发器、J-K触发器和T触发器。 1.2 D触发器原理 锁存器是一种基本的记忆器件，它能够储存一位元的数据。由于它是一种时序性的电路，所存器是一种基本的记忆器件，它能够储存一位元的数据。由于它是一种时序性的电路所以触发

6、器不同于锁存器它是一种时钟控制的记忆器件。触发器具有一个控制输入讯号 (CLOCK)。CLOCK讯号使触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟CLOCK由L到H (H到L) 的转换时刻才接收输入则称这种触发器是上升沿 (下降沿) 触发的。 D触发器可用来储存一位的数据。通过将若干个触发器连接在一起可储存多位元的数据它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII码或其他资料。 D触发器是最常用的触发器之一。对于上升沿触发D触发器来说，其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q则维持不变。 下图显示了D触发器的时序图及状态转

7、换图、真值表。 图1 D触发器的时序图及状态转换图图2 D触发器真值表1.3 软件介绍Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面。包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。二、 D触发器的设计2.1 D触发器电路图设计2.1.1 反相器电路设计 反相器的原理如下：两个MOS管的开启电压VGS(th)P<0，VGS(th)N >0。通常为了保证正常工作，要求VDD>|VGS(th)P|+V

8、 GS(th)N。若输入vI为低电平(如0V)。则负载管导通，输入管截止。输出电压接近VDD。若输入vI为高电平(如VDD)。则输入管导通，负载管截止，输出电压接近0V。 综上所述，当vI为低电平时vo为高电平，vI为高电平时vo为低电平，电路实现了非逻辑运算，是非门反相器。 2.1.2 传输门电路设计 传输门的原理: TP和TN是结构对称的器件，它们的漏极和源极是可互换的。设它们的开启电压|VT|=2V，且输入模拟信号的变化范围为-5V到+5V。为使衬底与漏源极之间的PN结任何时刻都不致正偏。故TP的衬底接+5V电压而TN的衬底接-5V电压。两管的栅极由互补的信号电压+5V和-5V来控制。分

9、别用C和!C表示。传输门的工作情况如下：当C端接低电压-5V时TN的栅压即为-5V，vI取-5V到+5V范围内的任意值时，TN均不导通。同时、TP的栅压为+5V，TP亦不导通。可见当C端接低电压时，开关是断开的。为使开关接通可将C端接高电压+5V。此时TN的栅压为+5V，vI在-5V到+3V的范围内，TN导通。同时TP的棚压为-5V，vI在-3V到+5V的范围内TP将导通。由上分析可知：当vI<-3V时，仅有TN导通，而当vI>+3V时，仅有TP导通当vI在-3V到+3V的范围内，TN和TP两管均导通。进一步分析还可看到，一管导通的程度愈深，另一管的导通程度则相应地减小。换句话说，

10、当一管的导通电阻减小，则另一管的导通电阻就增加。由于两管系并联运行，可近似地认为开关的导通电阻近似为一常数。这是CMOS传输出门的优点。在正常工作时，模拟开关的导通电阻值约为数百欧。当它与输入阻抗为兆欧级的运放串接时，可以忽略不计。 D触发器电路图 下图是由一个CMOS反相器和三个与非门组成的D触发器的电路图。电路由11个MOS晶体管构成，分为四级。当时钟信号CLK为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。在此期间，第三级第四级保持原来的输出状态。当CLK由低电平转换到高电平时，第一级不再开启而且第二级开始定值。同时，第三级变为开启而且将采样值传送到输出。

11、最末级的反相器只用于获得不反相的输出电平。图3 D触发器电路图2.1.4 D触发器电路仿真打开ADE窗口设置仿真环境，设置仿真参数。点击netlist and run,开始仿真，则可以得到如图所示的波形图。图4 D触发器仿真结果2.2 D触发器版图的设计2.2.1 版图设计基本知识 版图设计是创建工程制图、网表的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。 版图设计得好坏、其功能正确与否必须通过验证工具才能确定。版图的验证通常包括三大部分设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的

12、芯片设计才进行制版和工艺流片。 设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence中进行版图验证的工具主要有dracula和diva。Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作。2.2.2 版图设计步骤将电路图分成4部分来绘制版图：先画pmos管，画出出有源区，其次画出栅，注意长度为0.5um;其次是衬底连接，看好串并联，源极和源极的连接等。在打接触孔后一定要画出金属层。再画nmos管，其绘制类似于pmos但是不需要N阱，且根据电

13、路图nmos管的宽度为2.0um。长度为0.5um 。完成整个“dc”触发器的绘制及绘制输入、输出。 2.2.3 版图的验证2.2.3.1 DRC验证 1.在绘制pmos和nmos的过程中就要不断地做DRC验证 VerifyDRCOK然后点击窗口icfb直到没有错误。 2.在整个版图绘制好以后继续DRC验证成功之后添加端口，在添加电源和地的端口时CreatePinsym pin Terminal Namesvcc! 点击选择Display Pin Name 和jumper然后在Pin Type中选择metal1然后在版图对应vcc的位置上添加端口。在添加gnd时步骤同vcc一致。但是在Term

14、inal Names中填写gnd。 在添加输入输出端口时CreatePinshape pin Terminal Names输入为 d，输出为f，点击选择Display Pin Name 和input或者output在LSW上选择对应的类型。然后在版图对应输入输出的位置上添加端口。端口添加成功后进行验证 3 .首先还是进行DRC验证没有错误之后生成网表文件VerifyExtractOK 成功之后,然后进行LVS验证VerifyLVSForm Contents然后在Create Netlist中选择Browsedffdcschematic继续选择Browsedffdcextracted 点击Run

15、成功之后, 最后点击Output。 2.2.3.2 LVS验证 LVS全称Layout Versus Schematics，是Dracula的验证工具，用来验证版图和逻辑图是否匹配。Dracula从图形系统中产生版图数据。Dracula 把 GDS2 格式的Layout文件转换为Layout网表LOGLVSDracula网络编辑器将Schematic或CDL描述的门级和晶体管级的网表转化为 LVS 网表。LVS 能够把每一个网络转化为一个电路模型。从一个电路的输入和输出开始LVS 跟踪两种电路模型。Dracula利用启发式每一次搜索电路的一步。首先LVS跟踪、I/O模型然后搜索要求最少回溯的路

16、径。当 LVS 在跟踪的过程中检测到匹配的话。Dracula就给这个匹配的器件和节点一个匹配的标识。当LVS检测到一个不匹配，它就停止在那个搜索的路径。如果 LVS 指定了所有的器件和给出了一个匹配的标识的话或者在搜索路径上没有一致的地方的话，LVS 会考虑到这两个模型的连续性。当Dracula检测到不一致的地方它会以输出列表和图表形式表示出来。根据LVS原理再结合上图中的数据对比可知电路图与版图匹配没有错误，则版图绘制成功。2.2.4 D触发器版图在Cadence软件中设计的基于传输门的D触发器版图如下：图5 D触发器版图三、 总结体会通过本次课程设计，使我对集成设计的基本流程有了进一步的了

17、解，操作、动手能力方面也得到了很大的提高，熟悉并掌握了Cadence软件的基本操作。在理论课的基础上进行课程设计，是对本门课程的深入学习和掌握重要保障。在本次课程设计过程中我遇到一些课堂中从未有过的问题，通过网络查找和同学交流，以及请教老师，大大促进了课程设计的进程。并在过程中进一步提高自身的创作、创新水平，扎实基础，扩展所学。另外，经过整个设计过程，我深深体会到搞工程设计不是一件简单的，轻松的事情，他需要一定的耐心，钻研的精神和定力。最主要的是知识面要广，手头可查阅的资料要多及具备一定的自我学习能力才行。在这次最大的收获还是提高自己的动手能力，完全有自己完成电路图到版图的设计以及最后的验证，熟悉整了个操作过程。因此本次课程设计对于提高自身在版图设计方面能力起到重要的作用。四、 参考文献1.集成电路设计，清华大学出版社，叶以正、来逢昌编2.模拟CMOS集成电路设计第五版，西安交通大学出版社，毕查德拉扎维，陈贵灿（译）3.模拟电路的计算机分析与设计-Pspice程序应用，清华大学出版社，高文焕、汪蕙编5.集成电路版图设计，清华大学出版社，Chri