数字频率计课程设计实习报告

1、数字频率计设计报告书一、设计要求设计一个4位十进制数字式频率计，最大测量范围为10MHz量程分10kHz、100kHz、1MHz和 10MHz四档(最大读数分别为 9. 999kHz、99. 99kHz、999.9kHz、9999.kHz).量程自动转换规则如下：(1)当读数大于9999时，频率计处于超量程状态，此时显示器发出溢出指示，下一次测量时，量程自动增大一档，小数点位置随量程变更自动移位。(2)可用手动方式使量程在每次测量开始时处于最低档。显示方式如下：(3)采用记忆显示方式，即计数过程中不显示数据，待计数过程结束以后，显示计数结果，将此显示结果保持到下一次计数结束。显示时间应不小于1

2、s。(4)送入信号应是符合 CMOS1路要求的脉冲波，对于小信号模拟信号应有放大整形电路。二、方案设计<1>整体思路S4H，腓复位借Q被短信号i?H脚动存数理H示所谓频率就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得周期性信号的重复变化次数为N ,则频率可表示为f =N /T (Hz)。被测信号fx经放大整形电路变成计数电路所要求的脉冲信号，其频率与被测信号fx的频率相同。基准电路提供标准 时间基准信号clk,其高电平持续时间t 1 = 1 s,当1 s信号来到时，闸门电路开通，被测 脉冲信号通过闸门电路，成为计数电路的计数脉冲CP,计数电路开始计数，直到l

3、s 信号结束时闸门电路关闭，停止计数。若在闸门时间 1 s内计数电路计得的脉冲个数为N,则被测信号频率f =NHz。控制电路的作用有两个：一是产生锁存脉冲 CLK,使显示电路上的数字 稳定；二是产生清“ 0”脉冲，使计数电路每次测量从零开始计数。<2>时钟信号的选择设计电路中时钟信号采用 12M有源晶振产生，下面是 12M有源晶振引脚图:LM311引脚图OUTGND<3>整形电路的选择整形电路中可以用运算放大器 LM311组成电压选择器实现，以下是关于此芯片的资料:引脚功能：GROUND/GND 地INPUT +正向输入端INPUT -反向输入端OUTPUT输出端BAL

4、ANCE平衡BALANCE/STROBE 平衡 / 选通V+ 电源正V- 电源负NC 空脚最大额定值（T,=+25C除非另.有规定）桢定值1符号LM211LM311单位I忠电源电压Vce+ Vee3636心口输出到负电源电压Vo-VEE5040V前地到负电遮电压Vee3030vdcn输入爰动电工Vid±30±30Me输入电压（注2）Vin±15£15选通管脚的电压-"oc至Vcc/%c 至 Vqc-5vdc功耗和热特性望料DIP%超过+25C时领定伯卜降Pb1除g6,25 5QmW mWrC工作环境温度范围Ta-25 至+85口至+70工作站温

5、+ 150+ 150保存温度葩围-65 至+ 150W5 至 +150由于LM311过于复杂且此次设计要求精度不高，整形电路可以改为如下电路:这样产生稳定3.3V为幅值的信号送入 EPM570中，对芯片起到保护作用。<3>设计所用核心芯片资料及其原理所用核心芯片为CPLD器彳EPM570T100C5基本设计方法是借助集成开发软件平台quartus II 6.0,用原理图、硬件描述语言（ Verilog HDD等方法，生成相应的目标文件, 通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。EPM573I 脚图:士HAJJ1 日二士lab,西 vnggji 引

6、*二+廿七 弱. 二.一百一 消 > 崎I!-一二 暂 gwivujI-I 6三十三一13 Mvoa 二 ±- 工区nn I 再 31后二 6四 qn二 霏 2匚自二 - E 71 年 I:-I匚二 总 |£|二, rila 一1二 招 tsljl . 5H- - o O O O 9 W 9" HE m MH" o"-J- 1 工-K L三 4,3DDOODeooooncooDQOOO1 营二QA。3|> 团*0HIS-IM-MEq*2二。二二EI2各5 I二 *在Quartus II 6.0中设定的引脚分布如下:Node Nama

7、DirectionLocatlcinI/OEk1elkUnknownPIM21ZdrUnknownPIN_2I36fsUnknownPIN_7324dh2UnhiQwriPIN_H15¥泮同UnknownPIN_20I60yyysUnknownMN/176yyy4UnknownPIN_30180¥ 疗3UnknownPIN.331gm2UnknownPIN_34I10%yyy1UnknownPIN_35111令yyyoUnknownPIN_36t1ZpiUnknownPIN 一书113P2UnknownPIN_50114P3UnknownPIM 51115心p4Unknow

8、nPIN.21&司UnknownPIN_38I<4>计数译码原理图:<5>分频选择器原理图:多<6>数码管引脚图:通过Verilog HDL语言设计程序，实现上述原理图功能，最终所测信号频率以四位共阴极数码管显示，单位为 KHz)三、调试1、按照分频计、计数器、锁存器、选择器、译码器模块分别进行编程调试、仿真；建立工程，把五个模块连接，调试。针对错误模块进行修改，重新建立工程、连接模块；3、将程序下载到EMP570中，利用数电实验板以及数码管进行调试;4、 将各种器件焊接到万用板上，连接电源进行实际调试。程序代码1 module ssss(b,bas

9、e);input b;output reg base;reg 23:0q;always(posedge b)if(q<5999999)q<=q+1;elsebeginbase<=!base;q<=0;endEndmodule2module Fen6M(b,base);input b;output reg base;reg 23:0q;always(posedge b)if(q<5999999)q<=q+1;elsebeginbase<=!base;q<=0;endEndmodule3module ctrl(clk,Counter_EN,Latch

10、_EN,Counter_Clr);input clk;output Counter_EN,Latch_EN,Counter_Clr;reg wire_1=0,wire_2=0;always (posedge clk)beginwire_1 <= ! wire_1;endalways (negedge clk)beginwire_2 <= wire_1;endassign Counter_EN = wire_1;assign Latch_EN = (! Counter_EN) & wire_2;assign Counter_Clr = (! Counter_EN) &

11、 (! Latch_EN) & (! wire_2); endmodule4module counter(clk,clr,en,q,ql);input clk,en,clr;output reg3:0 q;output ql;assign ql=en&(q=9);always(posedge clk,posedge clr)if(clr) q<=0;elseif(en)beginif(q<9) q<=q+1;else q<=0;endendmodule5.mt陋rmodule latcher(d1,d2,en,clk,q1,q2);input 3:0 d

12、1,d2;input clk,en;output reg3:0 q1,q2;always(posedge clk)if(en)beginq1<=d1;q2<=d2;endendmodule6module over_select(IN,SELECT,OUT);input 3:0 IN;input SELECT;output reg3:0 OUT;always (SELECT)case(SELECT)0:OUT<=IN;1:OUT<=10;endcaseendmodulemodule decode#to7(incode,outcode);input 3:0 incode;o

13、utput 6:0 outcode;reg6:0 outcode;always(incode)begincase(incode)4'b0000: outcode= 7'b1111110;4'b0001: outcode= 7'b0110000;4'b0010: outcode= 7'b1101101;4'b0011: outcode= 7'b1111001;4'b0100: outcode= 7'b0110011;4'b0101: outcode= 7'b1011011;4'b0110: o

14、utcode= 7'b1011111;4'b0111: outcode= 7'b1110000;4'b1000: outcode= 7'b1111111;4'b1001: outcode= 7'b1110011;default: outcode= 7'b1000111;endcaseendEndmodule7module Half_freq(CLK_in,CLK_out);input CLK_in;output CLK_out;reg CLK_out;always(posedge CLK_in) beginCLK_out=CLK_

15、out;endEndmodule9.module fenpin(clk,fout10,fout100,fout1000);input clk;output fout10,fout100,fout1000;reg3:0 q1,q2,q3;assign fout10=(q1=9);assign fout100=fout10&(q2=9);assign fout1000=fout100&(q3=9);always(posedge clk)if(q1<9) q1<=q1+1;else q1<=0;always(negedge fout10)if(q2<9) q2

16、<=q2+1;else q2<=0;always(negedge fout100)if(q3<9) q3<=q3+1;else q3<=0;Endmodule10.module decode2to4(incode,outcode);input1:0 incode;output reg3:0 outcode;integer i;always (incode)begincase(incode)2'b00:outcode=4'b1000;2'b01:outcode=4'b0100;2'b10:outcode=4'b0010

17、;2'b11:outcode=4'b0001;endcaseendendmodule11.module decode4to7(incode,outcode,in);input 3:0 incode;input in;output 7:0 outcode;reg7:0 outcode;always(incode)begincase(incode)4'b0000: outcode6:0= 7'b1111110;4'b0001: outcode#:0= 7'b0110000;4'b0010: outcode6:0= 7'b1101101

18、;4'b0011: outcode6:0= 7'b1111001;4'b0100: outcode6:0= 7'b0110011;4'b0101: outcode6:0= 7'b1011011;4'b0110: outcode6:0= 7'b1011111;4'b0111: outcode6:0= 7'b1110000;4'b1000: outcode6:0= 7'b1111111;4'b1001: outcode6:0= 7'b1110011;default: outcode6:0

19、= 7'b1000111;endcaseif(in=1) outcode7=1'b1;else outcode7=1'b0;endendmodule12.13-s:r instmodule mux4_1(a,b,c,d,s,out);input a,b,c,d;input 1:0 s;output reg out;always (s)case(s)2'b00:out=a;2'b01:out=b;2'b10:out=c;2'b11:out=d;endcaseendmodule13.module renge_counter(clk,clr,q,ql);input clk,clr;output reg 2:0 q;output ql;assign ql=(q=4);always (posedge clk ,posedge clr)if(clr)q<=0;e