数字集成电路设计实验报告

1、精选文档哈尔滨理工大学 数字集成电路设计实验报告学 院： 应用科学学院 专业班级： 电 科12 - 1班 学 号： 1207010132 姓 名： 周 龙 指导教师： 刘倩 2015年5月20日实验一、反相器版图设计1. 实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真；2. 实验内容1）绘制PMOS布局图；2）绘制NMOS布局图；3）绘制反相器布局图并仿真；3. 实验步骤1、 绘制PMOS布局图：(1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Con

2、tact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、 绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；3、 绘制反相器布局图：(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Bas

3、econtactn组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice模拟；4. 实验结果4.1 nmos版图4.2 pmos版图4.3反相器的版图4.4反相器的spice文件4.5反相器的仿真曲线5. 实验结论通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。所以通过版图仿真曲线的分析，我们所绘制的版图具有反相器的功能。实验二、反相器

4、的电路设计1. 实验目的：1、熟悉静态互补反相器电路； 2、掌握反相器静态及瞬态测试方法；3、了解晶体管尺寸大小对反相器性能的影响 。2. 实验内容：1、 绘制反相器电路图；2、 反相器瞬时分析；3、 反相器直流分析；4、 观察晶体管宽长比对VTC曲线的影响；5、 观察电源电压比对VTC曲线的影响。3. 实验步骤： 1、绘制反相器电路图： (1) 编辑模块；(2) 从组件库引用模块；(3) 编辑反相器；(4) 加入联机；(5) 加入输入端口与输出端口；(6) 建立反相器符号；(7)加入输入端口与输出端口；(8) 更改模块名称；(9) 输出成SPICE文件； 2、反相器瞬时分析： (l) 复制i

5、nv模块；（2）打开inv模块；(3) 加入工作电源； (4) 加入输入信号；(5) 更改模块名称；（6）输出成SPICE文件（7）加载包含文件； (8)分析设定（9）输出设定；(10)进行模拟；(11)观看结果；(12)分析结果；(13)时间分析；(14) 进行模拟；(15) 观看时间分析结果； （16）测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算反相器的门延迟tp。 （17）选中反相器当中的nmos或者pmos晶体管，选择Edit-Edit Object命令，按（18）中的要求修改Properties中晶体管的宽度W，保存后重新进行反相器的瞬态分析，并测量输出

6、的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算反相器的门延迟tp。观察晶体管大小改变后对延迟的影响。另：晶体管的宽度W也可以在inv_tran.sp文件中直接改变M1或者M2描述语句中W后的数值。 （18）晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1<M2；（II）修改nmos晶体管M1的宽度，pmos晶体管M2大小保持不变，使得M1> M2。 3、反相器直流分析： (1) 复制inv模块；(2) 打开i

7、nv模块；(3)加入工作电源； (4)加入输入信号（5）更改模块名称；（6）编辑Source v dc对象；(7) 输出成SPICE文件；(8) 加载包含文件；(9)分析设定；(10)输出设定；(11)进行模拟；（12）观看结果； 4、观察晶体管宽长比对VTC曲线的影响： 选中反相器当中的nmos或者pmos晶体管，选择Edit-Edit Object命令，按要求修改Properties中晶体管的宽度W，保存后重新进行反相器的扫描分析，观察晶体管大小改变后对VTC曲线的影响。另：晶体管的宽度W也可以在inv_tran.sp文件中直接改变M1或者M2描述语句中W后的数值。 晶体管宽度W修改要求：

8、示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1<M2；（II）修改nmos晶体管M1的宽度，pmos晶体管M2大小保持不变，使得M1> M2。 5、观察电源电压比对VTC曲线的影响： 修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。4. 实验结果4.1反相器的电路图4.2加入输入电压信号及反相器的spicce文件4.3 反相器的仿真曲线分析：通过上图的仿真曲线，我们可以看到，当输入为高电平时，其输出为低电平，当输入为低电平的时候，其输出为高电平，显然

9、满足我们所要求的反相器功能。4.4反相器的瞬时分析4.4.1 spice文件中加入时间分析语句以及其仿真曲线4.4.2 out文件分析分析：下降时间fall time为1.7102e-009; 上升时间rise time 为1.6705e-009; TPHL=1.2326e-009 ; TPLH=-4.5352e-010; TP =(TPHL+TPLH)= 7.7927e-10 4.4.3修改pmos晶体管M2(w=45u)，nmos晶体管M1大小保持不变，使得M1<M2；1) spice文件和out文件分析分析：下降时间fall time为1.6949e-009; 上升时间rise t

10、ime 为1.8146e-009; TPHL=4.5976e-010; TPLH=2.4134e-010; TP =(TPHL+TPLH)= 3.5055e-10 4.4.4修改nmos晶体管M1（W=45u），pmos晶体管M2大小保持不变，使得M1> M2。 1）pice文件和out 文件分析分析：下降时间fall time为1.3795e-009; 上升时间rise time 为1.3060e-009; TPHL=1.8695e-010; TPLH=-1.1460e-010; TP =(TPHL+TPLH)= 3.6175e-10 总结：通过对比上面对nmos和pmos的宽度修改的

11、对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。4.5反相器的直流分析反相器的电路图和spice文件仿真曲线：4.5.1修改nmos晶体管M1（W=100u），pmos晶体管M2大小保持不变，使得M1> M24.5.2修改pmos晶体管M2(w=100u)，nmos晶体管M1大小保持不变，使得M1<M2；分析：通过对比上面三个VTC曲线，我们发现通过改变mos晶体管的宽度，可以改变VTC曲线的形状，我们发现增大Nmos的宽度，VTC曲线的线性区域左移，增大pmos的宽度，VTC曲线的线性区域右移。所以可以通过设计mos晶体管的尺寸可以得到我们

12、所要的VTC曲线，进而设计我们的电路。4.5.3观察电源电压比对VTC曲线的影响：1） 修改电源电压vvdd=1v时：2）修改电源电压vvdd=10v分析：通过对比电源电压的改变对VTC曲线的影响，我们发现，当电源电压vvdd较小时，其线性区域左移，相反，当电源电压vvdd较大时，其线性区域右移。所以，我们可以通过改变和设计电源电压同样可以得到我们所需要的VTC曲线，进而设计我们所需要的电路。5. 实验结论通过本次实验，我们可以分别对反相器做瞬时分析和直流分析，并绘制电路的VTC曲线，通过改变某一mos 晶体管的宽度，我们发现其线性区域会发生变化，而且改变电源电压的大小，同样可以影响VTC曲线

13、的形状。实验三、静态组合电路设计1. 实验目的：1、熟悉静态互补组合电路设计方法； 2、掌握静态组合电路测试方法；3、了解不同实现方式对静态组合电路性能的影响 。2. 实验内容：1、 自行选择一个静态逻辑表达式，例如；2、 绘制静态互补方式逻辑电路图；3、 采用有比逻辑实现逻辑电路； 4、 对静态逻辑电路分别进行瞬时分析；5、观察不同实现方式对电路性能的影响； 6、观察电源电压对电路性能的影响。3. 实验步骤 1、绘制与非门电路图 2、与非门瞬时分析 （1）加入测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算与非门的门延迟tp。 （2）在nand_tran.sp文件中

14、直接改变晶体管描述语句中W后的数值，修改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算与非门的门延迟tp。观察晶体管大小改变后对延迟的影响。 3、采用有比逻辑实现相同功能电路，并对其进行瞬态分析。 4、分析不同实现方式对电路性能的影响。 5、修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。4.实验结果4.1与非门电路图Spice文件：与非门的仿真曲线：功能分析：通过仿真曲线的分析，当输入A、B同时为高电平时，输出F为低电平；当输入A为低电平时，B为高电平时，输出F为高电平；当输入

15、A为高电平时，输入B为低电平时，其输出F为高电平。所以通过上面的功能分析，我们可以发现我们所设计的电路实现了与非门的功能。4.2 与非门的瞬时分析 1）在spice 文件中加入时间分析语句及out文件的分析分析：下降时间fall time为1.8274e-009; 上升时间rise time 为2.1371e-009; TPHL=1.0552e-009; TPLH=-1.1383e-009; TP =(TPHL+TPLH)= 1.09675e-0094.2.1 修改nmos的宽度W=45u的out结果文件分析分析：下降时间fall time为1.5066e-009; 上升时间rise time

16、 为2.0545e-009; TPHL=1.7249e-009; TPLH=-3.0750e-010; TP =(TPHL+TPLH)= 1.0162e-0094.2.2修改pmos的宽度W=45u的结果文件分析分析：下降时间fall time为1.8214e-009; 上升时间rise time 为1.6748e-009; TPHL=2.5566e-0010; TPLH=1.8202e-009; TP =(TPHL+TPLH)= 1.0379e-009总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。4.

17、3有比逻辑功能电路的实现及瞬时分析4.3.1有比逻辑电路图4.3.2有比逻辑的仿真曲线Out结果文件分析：下降时间fall time为3.6586e-009; 上升时间rise time 为3.9548e-009; TPHL=4.8694e-008; TPLH=1.9757e-009; TP =(TPHL+TPLH)= 2.483485e-0084.4 采用不同实现方式对电路性能的影响： 采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1）电压摆幅等于电源电压；2）逻辑电平与器件的相对尺寸无关；3）输入阻抗高，输出阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生电阻的函数。

18、 采用有比逻辑实现方式，它是以功耗为代价，提高了速度，相比静态互补实现方式，其具有不对称响应和静态功耗。4.5 修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响4.5.1修改电源电压vvdd=1v4.5.2 修改电源电压vvdd =10分析：通过对比上图，我们发现，虽然改变了电源电压的vvdd的电压，但是仍具有与非门的逻辑功能，但是我们发现曲线的顶端会失真。而且其延迟也有所增加。5. 实验结论通过本次实验，我们绘制与非门的逻辑门电路，同时对其进行瞬时分析和时间分析。我们改变某一mos晶体管的宽度，来对比其上升时间，下降时间，以及门延迟的时间改变，我们发现增大mos管的宽度，会减

19、小其门延迟的时间。而且我们改变电源电压的大小，来观察对VTC曲线的影响。实验四、动态组合电路1. 实验目的：1、熟悉动态互补组合电路设计方法； 2、掌握动态组合电路测试方法；3、了解不同实现方式对动态组合电路性能的影响 。2. 实验内容：5、 自行选择一个动态逻辑表达式，例如；6、 绘制动态方式逻辑电路图，并进行瞬时分析；7、 将动态电路直接级联，进行瞬时分析；8、 在两级动态动态逻辑之间插入反相器，进行瞬时分析；9、 观察静动态不同实现方式对电路性能的影响；3. 实验步骤： 1绘制与非门电路图 2.与非门瞬时分析： 1）加入测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手

20、工计算与非门的门延迟tp。 2）在nand_tran.sp文件中直接改变晶体管描述语句中W后的数值，修改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算与非门的门延迟tp。观察晶体管大小改变后对延迟的影响。 3、分析F为高电平时，有的时间并没有达到5v电压的原因，应如何对电路进行改进。 4、将动态电路直接级联，并对其进行瞬态分析，分析仿真结果。在两级动态电路之间加入反相器，进行瞬态分析，分析仿真结果。 5、分析静态以及动态不同实现方式对电路性能的影响。4. 实验结果4.1.1绘制与非门的电路图4.1

21、.2 spice文件4.1.3仿真曲线：Out文件结果分析：对输入A：分析：下降时间fall time为2.5060e-009; 上升时间rise time 为1.8337e-009; TPHL=4.9995e-008; TPLH=6.0953e-009; TP =(TPHL+TPLH)= 2.483485e-008对输入B:分析：下降时间fall time为2.5060e-009; 上升时间rise time 为1.8337e-009; TPHL=3.9995e-008; TPLH=-1.0939e-009; TP =(TPHL+TPLH)= 3.4e-0084.1.4改变晶体管的W度，将其

22、由22u改为60u，得到结果：对输入A：分析：下降时间fall time为2.3558e-009; 上升时间rise time 为1.6159e-009; TPHL=4.9904e-008; TPLH=4.8349e-009; TP =(TPHL+TPLH)= 2.51937e-008对输入B：分析：下降时间fall time为2.3558e-009; 上升时间rise time 为1.6159e-009; TPHL=3.9904e-008; TPLH=-1.0952e-009; TP =(TPHL+TPLH)= -3.4808e-008总结：通过对比分析前面二者的数据，我们发现同时对于A输入

23、，增大mos晶体管的宽度，其延迟时间增大，对于输入B，我们发现其延迟为负值，所以这一组数据我们作为错误数据。当然对于第一种的数据结果，我们还是表示怀疑。总之在整个电路的瞬时分析及时间分析，我们对于基本的知识还是有所掌握和来了解，达到了实验目的和实验要求。4.3分析F为高电平时，有的时间并没有达到5v电压的原因，应如何对电路进行改进。这主要由于动态组合电路存在静态功耗：对于常规CMOS电路，在稳态时不存在直流导通电流，理想情况下静态功耗为零，但是由于亚阈值漏电流的存在，使得电路的静态功耗并不为零。改进方法：在电路中加入一个维持管。4.4.1直接级联：电路图：Spice文件和仿真曲线：Out文件结

24、果分析：分析：下降时间fall time为2.0236e-007; 上升时间rise time 为-2.5903e-009; TPHL=2.2997e-008; TPLH=1.8173e-009; TP =(TPHL+TPLH)= 2.0585e-0084.4.2在两级级联中加入反相器：电路图：Spice文件和仿真曲线：Out文件结果分析分析：下降时间fall time为2.4168e-009; 上升时间rise time 为2.5420e-009; TPHL=3.0752e-008; TPLH=-1.9292e-008; TP =(TPHL+TPLH)= 5.73e-94.5分析静态以及动态

25、不同实现方式对电路性能的影响采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1）电压摆幅等于电源电压；2）逻辑电平与器件的相对尺寸无关；3）输入阻抗高，输出阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生电阻的函数。采用动态的实现方式，相比静态实现方式，其对电路性能影响具有以下特点：1） 任何时候，通过低阻通路，输出连在VDD或VSS（除非在开关的瞬间）；任何时候。总是输出布尔函数值（除非在开关的瞬间）;扇入n需要2n晶体管（其中一半为P管）2） 动态电路依赖高阻节点电容暂存信号电荷；结构简单，寄生小，速度快，易受噪声影响；扇入n需要n+2晶体管（其中n+1个N管和一个为P

26、管）5. 实验结论 通过本次实验，我们实现了动态组合电路与非门逻辑电路。成功地在S-Edit画图板上绘制与非门的动态组合逻辑电路。同时对其进行瞬时分析和时间分析，得到上升时间、下降时间、以及门延迟。同时我们通过改变某一mos管的宽度，来分析其对时间分析的影响。之后我们绘制两级级联电路，对比在加入反相器和不加反相器时，二者的区别。通过分析，我们显然发现，加入反相器才具有正确的逻辑功能。实验五、时序电路设计1. 实验目的：1、熟悉时序电路设计方法； 2、掌握时序测试方法；3、了解不同实现方式对时序电路性能的影响 。2. 实验内容：1、 自行选择一个时序电路，例如，正锁存器；2、 绘制时序逻辑电路图

27、，并进行瞬时分析；3、 分析时序电路的建立时间和保持时间；4、 利用TSPC方式实现一个组合逻辑，并进行瞬时分析；5、 绘制双稳电路电路图，对其进行瞬时分析，观察波形图，分析其工作原理。3. 实验步骤：1、绘制正锁存器电路图：2、正锁存器瞬时分析3、通过改变输入数据端得初始延迟initial delay, 改变数据变化沿和时钟有效信号之间的距离，分析时序电路的建立时间和保持时间。分析建立时间时，应让数据变化沿和时钟有效信号的距离越来越近；分析保持时间时，应让数据变化沿和时钟有效信号的距离越来越远。脉冲信号设置命令“v4 D Gnd pulse(0.0 5.0 10n 10n 10n 100n 200n)”中第一个10n即为初始延迟。4、将利用TSPC方式实现一个组合逻辑，并进行瞬时分析。5、将两个反相器首尾相连，并在两个连线上引出输入及输出端口，构成双稳电路。绘制其电路图，并进行瞬时分析，观察波形，分析其工作原理。6、分析TSPC、静态以及动态不同实现方式对电路性能的影响。4. 实验结果4.1绘制正锁存器的电路图Spice文件：仿真曲线：分析：通过上图分析，我们可以得到当CLK为高电平时，输入为高电平，输出也为高电平；输