数字电子技术第章自测练习及习题解答

1、自测练习（6.1）14位寄存器需要（ ）个触发器组成。2图6-1中，在CP（ ）时刻，输入数据被存储在寄存器中，其存储时间为（ ）。3在图6-4中，右移操作表示数据从（ ）（FF0，FF3）移向（FF0，FF3）。4在图6-7中，当为（ ）电平时，寄存器执行并行数据输入操作；574LS194的5种工作模式分别为（ ）。674LS194中，清零操作为（ ）（同步，异步）方式，它与控制信号S1、S1（ ）（有关，无关）。774LS194中，需要（ ）个脉冲可并行输入4位数据。874LS194使用（ ）（上边沿，下边沿）触发。9为了将一个字节数据串行移位到移位寄存器中，必须要（ ）个时钟脉冲。10一

2、组数据10110101串行移位（首先输入最右边的位）到一个8位并行输出移位寄存器中，其初始状态为11100100，在两个时钟脉冲之后，该寄存器中的数据为：（a）01011110 （b）10110101 （c）01111001 （d）00101101142上升沿，1个CP周期3FF0，FF34低5异步清零，右移，左移，保持，并行置数6异步，无关718上边沿9810（c）01111001自测练习（6.2）1为了构成64进制计数器，需要（ ）个触发器。22n进制计数器也称为（ ）位二进制计数器。31位二进制计数器的电路为（ ）。4使用4个触发器进行级联而构成二进制计数器时，可以对从0到（ ）的二进制

3、数进行计数。5如题5图中，（ ）为4进制加法计数器；（ ）为4进制减法计数器。Q0Q1CP111J>C1 FF01K1J>C1 FF11K题5图（a）Q0Q1CP111J>C1 FF01K1J>C1 FF11K题5图（b）6一个模7的计数器有（ ）个计数状态，它所需要的最小触发器个数为（ ）。7计数器的模是（ ）。（a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数84位二进制计数器的最大模是（ ）。（a）16 （b）32 （c）4 （d）89模13计数器的开始计数状态为0000，则它的最后计数状态是（ ）。162n3触发器4155（a），（b）67，

4、37（c）8（a）91100自测练习（6.3）1与异步计数器不同，同步计数器中的所有触发器在（ ）（相同，不同）时钟脉冲的作用下同时翻转。2在考虑触发器传输延迟的情况下，同步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。3在考虑触发器传输延迟的情况下，异步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。4采用边沿JK触发器构成同步22进制加法计数器的电路为（ ）。5采用边沿JK触发器构成同步22进制减法计数器的电路为（ ）。6采用边沿JK触发器构成同步2n进制加法计数器，需要（ ）个触发器，第一个触发器FF0的输入信号为（ ），最后一个触发器FF(n-1) 的

5、输入信号为（ ）。7采用边沿JK触发器构成同步3进制加法计数器的电路为（ ）。823进制加法计数器的最大二进制计数是（ ）。9参看图6-21所示计数器，触发器FF2为（ ）（最高位，最低位）触发器，第2个时钟脉冲后的二进制计数是（ ）。10参看图6-23所示计数器，其计数范围为（ ），它的各输出波形为（ ）。1 相同2 相同3 不相同Q0Q1CP111J>C1 FF01K1J>C1 FF11K45Q0Q1CP111J>C1 FF01K1J>C1 FF11K6n，J=K=1，JKQ0Q1Q2Qn-271> C1CP1Q1Q0FF0FF11J1K1J1K> C1

6、81119最高位，01010000100，输出波形略。自测练习（6.4）174LS161是（ ）（同步，异步）（ ）（二，十六）进制加计数器。274LS161的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。374LS161的置数端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）置数。4异步清零时与时钟脉冲（ ）（有关，无关）；同步置数时与时钟脉冲（ ）（有关，无关）。574LS161的进位信号RCO为一个（ ）（正，负）脉冲；在（ ）条件下产生进位信号。6在（ ）条件下，74LS161的输出状态保持不变。（a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d

7、）ET·EP=0774LS161进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计数一次。874LS161进行正常计数时，相对于时钟脉冲而言，其输出Q0是（ ）分频输出，Q1是（ ）分频输出，Q2是（ ）分频输出，输出Q3是（ ）分频输出，进位信号RCO是（ ）分频输出。974LS192是（ ）（同步，异步）（ ）（二，十）进制可逆计数器。1074LS192的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。11当74LS192连接成加法计数器时，CPD、CPU 的接法是（ ）。（a）CPU1 CPD=1 （b）CPU1 CPD=CP（c）CPUC

8、P CPD=1 （d）CPUCP CPD=012对于74LS93，将计数脉冲从CPA输入，QA连接到CPB时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。13对于74LS90，将计数脉冲从CPA输入，QA连接到CPB时，构成（ ）（8421BCD码，5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。14对于74LS90，将计数脉冲从CPB输入，QD连接到CPA时，构成（ ）（8421BCD码，5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（

9、QA，QD，QC，QB）是最低位。1574LS90构成8421BCD码的十进制加计数器时，（ ）可作为进位信号；它构成5421BCD码的十进制加计数器时，（ ）可作为进位信号。1674LS90的异步清零输入端R0(1)、R0(2)是（ ）（高电平，低电平）有效。1774LS90的异步置9输入端S9(1)、S9(2) 是（ ）（高电平，低电平）有效。1874LS90进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计数一次。1974LS90进行8421BCD码加计数时，相对于时钟脉冲而言，其输出QA是（ ）分频输出，QB是（ ）分频输出，QC是（ ）分频输出，输出QD是（ ）分

10、频输出。20采用两片74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO直接连接到高位片的时钟脉冲输入端，这样构成的是（ ）进制计数器。21两片74LS161构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代码为（ ）。22两片74LS90构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代码为（ ）。23在数字钟电路中，24进制计数器（ ）（可以，不可以）由4进制和6进制计数器串接构成。24在数字钟电路中，60进制计数器（ ）（可以，不可以）由6进制和10进制计数器串接构成。1同步，二或者十六均对。2低电平，异步3低电平，同步4无关，有关

11、5正，输出端均为16（a）、(b)、(d)7上升沿82，4，8，169同步，十进制10高电平，异步11(c)12 QD，QA138421BCD码，QD，QA145421BCD码。QA，QB15QD，QA16高电平17高电平18下降沿192，5，10，1020256，但计数状态顺序发生了变化。21256，0011100022100，0101011023不可以24可以习题串行数据输入 SRG12CPD> C1串行数据输出串行数据输入CP123491011125678习题6.1图6.2 试用3片74LS194构成12位双向移位寄存器。6.3 试用负边沿D触发器构成异步8进制加法计数器电路，并画

12、出其输出波形。6.4 试用负边沿JK触发器构成异步16进制减法计数器电路，并画出其输出波形。6.5 试用正边沿D触发器构成异步5进制加法计数器电路，并画出其输出波形。6.6 试用负边沿JK触发器构成同步16进制加法计数器电路，并画出其输出波形。6.7 试用负边沿JK触发器构成同步6进制加法计数器电路，并画出其输出波形。6.8 采用反馈清零法，利用74LS161构成同步10进制加法计数器，并画出其输出波形。6.9 采用反馈置数法，利用74LS161构成同步加法计数器，其计数状态为10011111。6.10采用反馈清零法，利用74LS192构成同步8进制加法计数器。6.11采用反馈置数法，利用74

13、LS192构成同步减法计数器，其计数状态为00011000。6.12 试分析习题6.12图中所示电路，画出它的状态转换图，并说明它是几进制计数器。6.13试分析习题6.13图中所示电路，画出它的状态转换图，并说明它是几进制计数器。1 1 0ET Q3 Q2 Q1 Q0EP D3 D2 D1 D074LS161CPLDRCOCLR11计数脉冲1习题6.12图11 0 0 1ET Q3 Q2 Q1 Q0EP D3 D2 D1 D074LS161CPLDRCOCLR11计数脉冲1习题6.13图6.14采用反馈清零法，利用74LS93构成异步10进制加法计数器，并画出其输出波形。6.15采用反馈清零法

14、，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。6.16采用反馈置9法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。6.17利用74LS90按5421BCD码构成7进制加法计数器，并画出其输出波形。6.18分析习题6.18图中所示电路。画出它的状态转换图，并说明它是几进制计数器。习题6.18图6.19利用两片74LS161构成同步24进制加法计数器，要求采用两种不同的方法。6.20利用两片74LS90构成8421BCD码的异步24进制加法计数器，并比较它与上题中的24进制加法计数器之间输出状态的差别。6.21分析习题6.21图中所示电路

15、。画出它的状态转换图，并说明它是几进制计数器。 习题6.21图6.22分析习题6.22图中所示电路。画出它的状态转换图，说明它是几进制计数器。比较习题6.22图与习题6.21图中所示电路，两者有何不同？习题6.22图6.23分析习题6.23图中所示电路，（1）数据输出端（Q端）由高位到低位依次排列的顺序如何？（2）画出状态转换图，分析该电路构成几进制计数器。（3）该电路输出一组何种权的BCD码？（4）若将该计数器的输出端按QHQGQFQE 的顺序接到8421BCD码的译码显示电路中，在CP作用下依次显示的十进制数是多少？ QE QF QG QHCPB 74LS90 R0(1) R0(2) S9

16、(1) S9(2) CPA计数脉冲CP习题6.23图解答6.1 6.2Q8 Q9 Q10 Q1174LS194D8 D9 D10 D11左移串行输入SRSLSQ0Q1S0D3D2D1D0Q2Q3RD1DD>CPQ0 Q1 Q2 Q3Q4 Q5 Q6 Q7右移串行输入SRSLSQ0Q1S0D3D2D1D0Q2Q3RD1DD>CPSRSLSQ0Q1S0D3D2D1D0Q2Q3RD1DD>CP清零CPS1S0D0 D1 D2 D3D4 D5 D6 D774LS19474LS194> C11DQ2CP> C11DQ1Q0> C11DFF0FF16.3Q0Q1CP11

17、1J>C1 FF01K1J>C1 FF11KQ2Q3111J>C1 FF21K1J>C1 FF31K6.46.5 采用反馈清零法实现：需要3个触发器，可在3位二进制加法计数器的基础上实现它。Q2Q1Q000再循环正常的下一个状态0001100101110111负边沿D触发器构成的异步五进制加法计数器如下： FF2> C11DQ0Q1CPSDRD> C11DSDRD> C11DFF0FF1&SDRDQ2若采用正边沿D触发器，只需将上图中各触发器改为正边沿D触发器，且FF1、FF2的CP分别接到FF0 、FF1的输出端即可。6.6 > C1F

18、F3FF21J1K> C1CP1FF0FF11J1K1J1K> C1&Q2Q1Q01J1K&6.7采用3个JK触发器构成该计数器。同步六进制加法计数器的计数状态真值表如表所示，通过“观察”法可确定各个触发器的输入信号：J0K01；Q1只在Q01的下一个时钟脉冲到来时才翻转。则可确定FF1的输入信号为：J1K1Q0Q2只在Q11和Q01的下一个时钟脉冲到来时翻转，或者在Q21和Q01时改变。故FF2的输入信号为：J2K2Q0Q1Q2 Q1由此可画出同步六进制加法计数器的电路：> C1> C1FF2Q2Q1Q0CP1FF0FF11J1K1J1K1J1K>

19、; C1&1&6.8Q3Q2Q1Q000000001001000110100010101100111100010011010101111001101111011111010过渡状态计数脉冲Q2Q1Q00000100120103011410051016000&ET Q3 Q2 Q1 Q0EP D3 D2 D1 D074LS161CPLDRCOCLR11计数脉冲16.9Q3Q2Q1Q00000000100100011010001010110011110001001101010111100110111101111&ET Q3 Q2 Q1 Q0EP D3 D2 D1 D

20、074LS161CPLDRCOCLR11计数脉冲11 0 0 1Q3Q2Q1Q000000001001000110100010101100111100010011000过渡状态6.101计数脉冲LDCOBO Q3 Q2 Q1 Q0 74LS192CPUCLRCPDD3 D2 D1 D06.11Q3Q2Q1Q000000001001000110100010101100111100010010000过渡状态1 0 0 001LDCOBO Q3 Q2 Q1 Q0 74LS192CPUCLRCPDD3 D2 D1 D0 计数脉冲6.12 Q3Q2Q1Q0000001100111100011101111

21、LD=0LD=0为6进制计数器。6.13LD=0Q3Q2Q1Q00000000100100011010001010110011110001001101010111100110111101111为7进制计数器。6.14 略6.15 QA QB QC QDCPB 74LS90 R0(1) R0(2) S9(1) S9(2) CPA计数脉冲CP6.16QDQCQBQA00000001001000110100010101100111100010011000过渡状态 QA QB QC QDCPB 74LS90 R0(1) R0(2) S9(1) S9(2) CPA计数脉冲CP&6.17 若采用反馈清零法，5421BCD码状态转换图为：QAQDQCQB00000001001000110100100010011010101111001010过渡状态 QA QB QC QDCPB 74LS90 R0(1) R0(2) S9(1) S9(2) CPA计数脉冲CP6.18QDQCQBQA00000001001000110100010101100111100010010110过渡状态为6进制842