简易数字信号传输性能分析仪

1、E题：简易数字信号传输性能分析仪摘要本系统是由DSP技术以及CPLD的硬件编程技术实现的简易数字信号传输性能分析仪，主要包括信号产生电路、低通滤波电路、噪声叠加电路、数字信号解码以及眼图显示四部分。信号发生器采用Verilog HDL将模拟硬件电路逻辑综合在CPLD芯片中，简化了电路的设计。在FilterPro仿真软件指导下，通过调整原件参数，使用运放设计有源低通滤波器，使得设计达到要求。加法电路通过运放将信号和噪声叠加。使用DSP对信号进行ADC连续采样再通过过零比较捕捉到信号中的跳变沿，分析沿的间距和周期规律就可确定时钟信号的频率，即用PWM将同步信号提取并输出。再通过编程得出信号的同步时

2、钟频率，依此得出相应的眼图幅度。通过电路组装、程序编写与调试、采集实验数据与分析等设计环节，顺利 完成了题目的基本和发挥部分的要求，并在数字信号发生、动态程序及算法优化设计方面有一定的创新。关键词：曼彻斯特编码、CPLD、低通滤波、DSP、眼图AbstractThis system is designed based on DSP and CPLD hardware programming technology to realize a simple digital signal transmission performance analyzer, mainly comprises four

3、parts of signal generators, low-pass filters, digital signal analysis and display. Verilog HDL that converts the analog hardware to logic circuit in CPLD chip is adopted in Signal generators to simplify circuit design. The design requirement of low-pass filters is satisfied by adjusting the paramete

4、rs and using discrete components design under the guidance of FilterPro. Through ADC continuous sampling and the zero crossing comparison by DSP, the signals hopping along is captured, by analyzing along the pitch and cycle the frequency of the clock signal can be determined and then uses PWM to tac

5、kle extract and output synchronous signal. Through the DSP programming signal synchronous clock frequency can be obtained, and then draw the corresponding eye amplitude. Through the circuit assembly, programming and debugging, gathering of experimental data and analysis, design including the basic a

6、nd extended requirements are successfully completed, and a certain innovation on the digital signal, dynamic program and algorithm for optimal design.目录简易数字信号传输性能分析仪（E题）31任务32要求3第一章 系统方案的选择与论证41信源与信道的方案选择与论证42信号分析电路的方案选择与论证53显示部分的方案选择与论证5第二章 理论分析51.数字信号与伪随机码发生器的设计52低通滤波器电路的设计63加法电路的设计84数字信号分析电路的设计85

7、显示电路的设计9第三章 软件流程10第四章 作品达到的性能指标111调试仪器112测试数据与结论11E题简易数字信号传输性能分析仪一、任务设计一个简易数字信号传输性能分析仪，实现数字信号传输性能测试；同时，设计三个低通滤波器和一个伪随机信号发生器用来模拟传输信道。简易数字信号传输性能分析仪的框图如图1 所示。图中，V1 和 V1-clock 是数字信号发生器产生的数字信号和相应的时钟信号；V2 是经过滤波器滤波后的输出信号；V3 是伪随机信号发生器产生的伪随机信号；V2a 是V2 信号与经过电容C的V3 信号之和，作为数字信号分析电路的输入信号； V4 和V4-syn 是数字信号分析电路输出的

8、信号和提取的同步信号。3.jpg (44.87 KB)2011-8-31 14:00二、要求1基本要求（1）设计并制作一个数字信号发生器：a ) 数字信号V1为f1(x)=1+x2+x3+x4+x8的m序列，其时钟信号为V1-clock；4.jpg (11.52 KB2011-8-31 14:00b）数据率为10100kbps，按10kbps 步进可调。数据率误差绝对值不大于1；c）输出信号为TTL 电平。（2）设计三个低通滤波器，用来模拟传输信道的幅频特性：a）每个滤波器带外衰减不少于40dB/十倍频程；b）三个滤波器的截止频率分别为100kHz、200kHz、500kHz，截止频率误差绝对

9、值不大于10；c）滤波器的通带增益AF 在0.24.0 范围内可调。（3）设计一个伪随机信号发生器用来模拟信道噪声: a）伪随机码信号V3为f2(x)=1+x+x4+x5+x12的m序列；b）数据率为10Mbps，误差绝对值不大于1%；c ) 输出信号峰峰值为100mV，误差绝对值不大于10%。6.jpg (21.04 KB)2011-8-31 14:00（4）利用数字信号发生器产生的时钟信号V1-clock 进行同步，显示数字信号V2a 的信号眼图，并测试眼幅度。2发挥部分（1）要求数字信号发生器输出的V1 采用曼彻斯特编码。（2）要求数字信号分析电路能从V2a 中提取同步信号V4-syn

10、并输出；同时，利用所提取的同步信号V4-syn 进行同步，正确显示数字信号V2a 的信号眼图。（3）要求伪随机信号发生器输出信号V3 幅度可调，V3 的峰峰值范围为100mVTTL 电平。（4）改进数字信号分析电路，在尽量低的信噪比下能从V2a 中提取同步信号V4-syn，并正确显示V2a 的信号眼图。（5）其他。第一章 系统方案选择与论证1. 信源与信道的方案选择与论证数字信号发生器和伪随机信号发生器部分方案一：采用多片移位寄存器芯片74HC/HCT194级联成多级移位寄存器，配合异或门实现模2相加。该种方法电路复杂，速度较慢，功耗较大，难以达到题目要求，故不采用此种方法；方法二：通过CPL

11、D实现移位寄存器的功能，产生题目要求的数字信号和时钟信号，并将其转化为相对应的曼彻斯特编码，该种方法功耗低，电路简单，逻辑较少；方案三：通过软件编程实现模拟的m序列，此方案较难控制时序和数据速率，故不采用。综合考虑，采用方案二。低通滤波器部分方案一：采用集成滤波器芯片，大多数芯片如MAX297都采用开关电容滤波器。虽然带外衰减很快，但是截止频率太低，无法达到相应的标准，故不采用；方案二：采用运放和分立元件设计巴特沃兹四阶滤波器。该方法考虑了运放的带宽要求，并配合软件仿真，决定采用OPA820芯片。该方案功耗低，可较好的达到各项要求。综合考虑，采用方案二。2. 数字信号分析的方案选择与论证方案一

12、：采用ARM或者MCU进行信号分析，MCU编程复杂，且难以做到实时处理；ARM采样和信号处理速率难以达到相应标准，同步信号提取较难，故不采用。方案二：采用DSP进行信号分析，DSP具有比ARM或MCU更强的实时快速处理和高速采样性能，可以对输入信号进行较为理想的过采样，同步信号提取精确度高、速度快，可以很好的满足要求。综合考虑，采用方案二。3. 显示部分的方案选择与论证方案一： 采用12864液晶显示相应的眼图及数据， 12864的响应速度难以跟上信号的采样频率，显示会出现花屏、失真等现象，故不采用；方案二：采用TFT彩屏液晶显示相应的眼图及数据，TFT液晶响应速度满足要求，显示效果清晰准确。

13、综合考虑，采用方案二。系统原理框图噪声时钟信号数字信号第二章 理论分析1. 数字信号与伪随机码发生器的设计由n级移位寄存器构成的码发生器。设计要求码周期为255=28-1，4095=212-1；所以应采用8级和12级移位寄存器；又根据M码生成多项式f1(x)=1+x2+x3+x4+x8和f2(x)=1+x+x4+x5+x12，确定反馈方程为F1=Q8Q4Q3Q2，F2=Q12Q5Q4Q1。下图是线性反馈移位寄存器原理框图。Verilog HDL可将相应的硬件电路逻辑综合CPLD芯片EPM240中，EPM240是低功耗、低成本芯片，采用3.3V供电。经过编程处理，EPM240可产生要求的数字信号

14、，同时数字信号发生器输出的信号实现了曼彻斯特编码。以下是信号发生器部分的逻辑图。2. 低通滤波器电路的设计100KHz低通滤波器200KHz低通滤波器500KHz低通滤波器增益调节电路根据要求，使用FilterPro计算出低通滤波器的参数：采用巴特沃兹4阶低通滤波器。由于要求的频率很高，故采用分立元件设计成两级级联，运算放大器部分第一级使用NE5532，第二级使用OPA820芯片。该芯片的工作频率范围为1Hz250MHz，在阻带频率处可达-77dB的衰减，采用+5V电压供电。由软件仿真可知，三个电路的截止频率分别为92KHz,192KHz,480KHz；品质因数Q=1。其后三个低通滤波器的信号

15、接入增益调节电路，实现滤波器的通带增益在0.24.0内可调。3. 加法电路的设计加法电路限幅缓冲与电平抬升电路噪声从Vin1输入，曼彻斯特信号由Vin2输入。选择电阻R1=R6=2R2，使得两路信号等幅相加。其后将信号送入跟随器，已达到限幅和缓冲的作用。随后再送入电平抬升电路，如上图，电平被抬升2.5V。2.5V可由电压源芯片TL431产生，加法电路中的所有运算放大器皆采用NE5532芯片。4.数字信号分析电路的设计硬件处理部分采用TI公司的浮点DSP控制器TMS320F28335，其具有150MHz的高速处理能力，具备32位浮点处理单元，12位16通道ADC，与前代DSP相比，平均性能提高5

16、0%。前级先通过500KHz左右的RC低通滤波，再通过限幅电路，即可观察到信号的眼图。5. 显示电路的设计TFT液晶屏的接口电路第三章 软件流程YNYN设计中ADC用2MHz的采样速率，每次采样1024个点存在指定的存储空间中，采用“过零检测法”的检测上升边沿和下降边沿，将上升边沿的点存在一数组T1中，下降沿的点存在另一数组T2中，然后数组中的两个相邻两点做差，可求出两个相邻上升沿的差和相邻下降沿的差，采用归一化算法，确定采样信号的最小频率f(min)=F(采样)/,信号显示眼图所需的步长step最低为，本次设计采用3.2寸TFT显示眼图，眼图幅度和同步时钟频率。以T1和T2数组中的数为标准，

17、T-step/4为起点，step为步长在TFT上以固定点开始作图，当T1和T2中数做完，每次的图形叠加就形成了一眼图。当输入信号的频率改变时，通过检测得到，然后清屏，进行又一次的作眼图处理。第四章 作品达到的性能指标1. 调试仪器名称型号数量1数字万用表VC9801A一台2示波器HP54645D(100M)一台3函数发生器EE1643一台4DSP仿真器XDS100_V2一台5直流电源GPS-3303C一台2. 测试数据与分析低通滤波器部分滤波器代号理论截止频率实际截止频率误差(%)通频带内Up-p截止频率处Up-p带外衰减1100KHz92KHz84.04V2.85V52.4dB2200KHz192KHz44.12V2.92V46.4dB3500KHz480KHz44.12V2.92V40.3dB滤波器1滤波器2滤波器3测试频率(KHz)Up-p(mV)测试频率(KHz)Up-p(mV)测试频率(MHz)Up-p(mV)19232033012001.51202906643