VHDL语言的主要描述语句

1、 VHDL语言的主要描述语句按照语句的执行顺序对VHDL语言进行分类，包含两类语句：l 并行描述语句 该语句的执行与书写顺序无关，总是同时被执行l 顺序描述语句 从仿真的角度，该语句是顺序执行的 进程语句（PROCESS）是最典型的并行语句，一个构造体内可以有几个进程语句同时存在，而且并发执行。但是进程内部的所有语句都是顺序语句。一、 顺序描述语句顺序描述语句只能用在进程和子程序中,它和其他高级语言一样,其语句是按照语句的出现的顺序加以执行的。如下分别介绍有关的顺序描述语句.1. WAIT语句 进程在执行过程中总是处于两种状态:执行或挂起,进程的状态变化受等待语句的控制,当进程执行到等待语句,

2、就被挂起,并等待再次执行进程.等待语句的格式:WAIT 无限等待 WAIT ON 敏感信号变化 WAIT UNTIL 条件满足 WAIT FOR 时间到（1）WAIT ON格式：WAIT ON 信号,信号例5-1PROCESS(a,b) BEGIN y<=a AND b;END PROCESS;该例中的进程与下例中进程相同:例5-1PROCESSBEGINy<=a AND b; WAIT ON a,b;END PROCESS;例5-2PROCESS(a,b)BEGINy<=a AND b;WAIT ON a,b;END PROCESS;（2）WAIT UNTIL 直到条件满足

3、格式: WAIT UNTIL 布尔表达式当进程执行到该语句时,被挂起;若布尔表达式为真时,进程将被启动.例: WAIT UNTIL (x*10)<100)（3）WAIT FOR等到时间到格式: WAIT FOR 时间表达式 当进程执行到该语句时,被挂起;等待一定的时间后,进程将被启动.例: WAIT FOR 20 ns； WAIT FOR （a*（b+c）；（4）多条件WAIT 语句例: WAIT ON nmi,interrupt UNTIL (nmi=TRUE) OR (interrupt=TRUE) FOR 5 us 该等待有三个条件: 第一,信号nmi和interrupt 任何一个

4、有一次刷新动作 第二, 信号nmi和interrupt 任何一个为真 第三, 已等待5 us只要一个以上的条件被满足,进程就被启动.*注意：多条件等待时，表达式的值至少应包含一个信号量的值。(5) 超时等待例 53例 542. 断言语句(ASSERT)（主要用于仿真、调试）格式: ASSERT 条件 REPORT 输出信息SEVERITY 级别执行到断言语句时,判断条件,若条件满足就继续执行,否则输出文字串和错误级别信息.例: ASSERT (tiaojian=1)REPORT “some thing wrong”SEVERITY ERROR；3. 信号代入语句 格式: 目的信号量<=信

5、号量表达式例: a<=b;（注意区别小于等于）4. 变量赋值语句 格式: 目的变量:=表达式例: c:=a+d5. IF 语句三种书写格式：1) IF的门闩控制格式：IF 条件 THEN 顺序执行语句； END IF； 例55IF (a=1) THENc<=b;END IF;例562) IF 语句的二选择控制格式：IF 条件 THEN 顺序执行语句； ELSE 顺序执行语句； END IF；例57ARCHITECTURE rt1 OF mux2 IS BEGIN PROCESS(a,b,sel) BEGINIF(sel=1) THEN c<=a;ELSEc<=b;END

6、 IF;END PROCESS; END rt1;3）IF 语句的多选择控制 格式：IF 条件 THEN 顺序执行语句 ELSIF 条件 THEN 顺序执行语句 ： ： ELSIF 条件 THEN 顺序执行语句 ELSIF 条件 THEN 顺序执行语句 END IF；例如：58LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 ISPORT(input :IN STD_LOGIC_VECTOR(3 DOWNTO 0);sel: IN STD_LOGIC_VECTOR(1 DOWNTO 0);q: OUT STD_LOGIC); END

7、mux4; ARCHITECTURE rt1 OF mux4 IS BEGIN nn: PROCESS(input,sel) BEGIN IF (sel='00') THEN q<=input(0); ELSIF (sel='01') THEN q<=input(1); ELSIF (sel='10') THEN q<=input(2); ELSE q<=input(3); ENDIF; END PROCESS nn; END rt1;注意：条件判断输出是布尔量。6. CASE 语句常用来描述总线、编码和译码的行为。格式:

8、 CASE 表达式 ISWHEN 条件表达式=>顺序处理语句ENDCASE;其中WHEN的条件表达式可以有4种形式:WHEN 值=>顺序处理语句WHEN 值|值|值|值=>顺序处理语句WHEN 值TO 值=>顺序处理语句WHEN OTHERS=>顺序处理语句例:5-9 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux43 IS PORT(a,b,i0,i1,i2,i3 :IN STD_LOGIC; q : OUT STD_LOGIC); END mux43; ARCHITECTURE mux4_behave

9、 OF mux43 IS SIGNAL sel: INTEGER RANGE 0 TO 3; BEGIN nn: PROCESS(a,b,i0,i1,i2,i3) BEGIN sel<=0; IF (a='1') THEN sel<=sel+1; END IF; IF (b='1') THEN sel<=sel+2; END IF; CASE sel IS WHEN 0 =>q<=i0; WHEN 1 =>q<=i1; WHEN 2 =>q<=i2; WHEN 3 =>q<=i3; END CAS

10、E; END PROCESS nn;END mux4_behave;例5-10 3-8译码器LIBRARY ieee;USE ieee.std_logic_1164.all;entity decoder38 is port(a,b,c,g1,g2a,g2b: in std_logic; y: out std_logic_vector(7 downto 0); end decoder38;architecture behave38 OF decoder38 issignal indata: std_logic_vector(2 downto 0);begin indata<=c&b

11、&a; process(indata,g1,g2a,g2b) begin if(g1='1' and g2a='0' and g2b='0') then case indata is when "000"=>y<="11111110" when "001"=>y<="11111101" when "010"=>y<="11111011" when "011"=>

12、;y<="11110111" when "100"=>y<="11101111" when "101"=>y<="11011111" when "110"=>y<="10111111" when "111"=>y<="01111111" when others=>y<="XXXXXXXX" end case; else y<=

13、"11111111" end if; end process;end behave38;例5-11LIBRARY ieee;USE ieee.std_logic_1164.all;entity encoder isport(input: in std_logic_vector(7 downto 0); y: out std_logic_vector(2 downto 0);end encoder;architecture behave OF encoder isbeginprocess(input)begincase input iswhen”01111111” =>

14、 y <= “111”;when”10111111” => y <= “110”;when”11011111” => y <= “101”;when”11101111” => y <= “100”;when”11110111” => y <= “011”;when”11111011” => y <= “010”;when”11111101” => y <= “001”;when”11111110” => y <= “000”;when others => y <= “xxx”;end case

15、;end process;end behave;表5-1 优先级编码器的真值表输入输出input(7)input(6)input(5)input(4)input(3)input(2)input(1)input(0)Y2Y1Y0XXxXXxX0111XXXXXX01110XXXXx011101XXXX0111100XxX01111011xX011111010X0111111001X1111111000例512LIBRARY ieee;USE ieee.std_logic_1164.all;entity prior is port( input: in std_logic_vector(7 dow

16、nto 0); y: out std_logic_vector(2 downto 0); end prior;architecture be_prior OF prior isbegin process(input) begin if(input(0)='0') then y<="111" elsif (input(1)='0') then y<="110" elsif (input(2)='0') then y<="101" elsif (input(3)='

17、0') then y<="100" elsif (input(4)='0') then y<="011" elsif (input(5)='0') then y<="010" elsif (input(6)='0') then y<="001"elsey<="000" end if; end process;end be_prior;7. LOOP语句格式一：标号: FOR循环变量 IN离散范围LOOP 顺序处

18、理语句； END LOOP 标号;例: ASUM: FOR i IN 1 TO 9 LOOP sum=1+sum; END LOOP ASUM;例513：位奇偶校验电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY pc IS PORT(a : IN STD_LOGIC_VECTOR(7 DOWNTO 0); y : OUT STD_LOGIC); END pc; ARCHITECTURE behave OF pc IS BEGIN cbc: PROCESS(a) VARIABLE tmp: STD_LOGIC; BEGIN tmp:=&#

19、39;0' FOR i IN 0 TO 7 LOOP tmp:=tmp XOR a(i); END LOOP; y<=tmp; END PROCESS cbc; END behave;格式二： 标号: WHILE 条件 LOOP 顺序处理语句； END LOOP 标号; 在该语句中,如果条件为真,则进行循环,否则结束循环.例: I:=1； sum:=0 abcd: WHILE (I<10) LOOP sum:=I+sum; I:=I+1; END LOOP abcd;例514：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY

20、 pc IS PORT(a : IN STD_LOGIC_VECTOR(7 DOWNTO 0); y : OUT STD_LOGIC); END pc; ARCHITECTURE behave OF pc IS BEGIN cbc: PROCESS(a) VARIABLE tmp: STD_LOGIC; BEGINtmp:='0'i:=0; WHILE (i<8) LOOP tmp:=tmp XOR a(i); i=i+1; END LOOP; y<=tmp; END PROCESS cbc; END behave;8. NEXT语句在LOOP语句中用NEXT语句跳

21、出循环.格式: NEXT 标号WHEN 条件;NEXT语句用于控制内循环的结束.例515:PROCESS (a,b)CONSTANT max_limit: INTEGER:=255BEGIN FOR I IN 0 TO max_limit LOOP IF (done(I)=TRUE) THEN NEXT; ELSE done(I):=TRUE; END IF; q(I)<=a(I) AND b(I); END LOOP;END PROCESS;9. EXIT 语句 EXIT语句用于结束LOOP循环状态.格式: EXIT 标号 WHEN 条件例516: PROCESS(a)VARIABLE

22、 int_a :INTEGER;BEGIN int_a:=a FOR I=0 IN 0 TO max_limit LOOP IF (int_a<=0) THEN EXIT; ELSE int_a:=int_a-1; q(I)<=3.1416/REAL(a*I); END IF END LOOP; y<=q;END PROCESS;二、 并发描述语句1. 进程语句在一个构造体中多个PROCESS语句可以同时并行的执行,该语句有如下特点:1) 可以和其它进程语句同时执行,并可以存取构造体和实体中所定义的信号2) 进程中的所有语句都按照顺序执行3) 为启动进程,在进程中必须包含一个

23、敏感信号表或WAIT语句4) 进程之间的通信是通过信号量来实现的2. 并发信号代入代入语句在进程中使用是顺序语句,但是在进程外即在构造体中使用就是并发语句,相当于一个进程.例: ARCHITECTURE behave OF a_var IS BEGIN Output<=a(I); END behave;可以等效于: ARCHITECTURE behave OF a_var IS BEGIN ss PROCESS(a,I) BEGIN Output<=a(I); END PROCESS ss; END behave; 信号代入语句的右边可以是算数表达式,也可以是逻辑表达式,还可以是关

24、系表达式,所以可以仿真加法器、乘法器、除法器、比较器和各种逻辑电路。3. 条件信号代入条件代入语句也是并发语句，它可以将符合条件的表达式代入信号量。格式：目的信号量<=表达式1 WHEN 条件1 ELSE 表达式2 WHEN 条件2 ELSE 表达式3 WHEN 条件3 : ELSE 表达式n;例517:四选一电路 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux44 IS PORT(i0,i1,i2,i3,a,b:IN STD_LOGIC; q : OUT STD_LOGIC); END mux44; ARCHITECTURE

25、aa OF mux44 IS SIGNAL sel: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN sel<=b & a; q<= i0 WHEN sel="00" ELSE i1 WHEN sel="01" ELSE i2 WHEN sel="10" ELSE i3 WHEN sel="11" ; END aa;4. 选择信号代入格式: WITH 表达式样 SELECT 目的信号量<=表达式1 WHEN 条件1 表达式2 WHEN 条件2 : 表达式n WHEN

26、 条件n;该语句很象CASE 语句.例518: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux45 IS PORT(i0,i1,i2,i3,a,b :IN STD_LOGIC; q : OUT STD_LOGIC);END mux45;ARCHITECTURE bb OF mux45 IS SIGNAL sel: INTEGER range 0 to 3;BEGIN WITH sel SELECT q<=i0 WHEN 0, i1 WHEN 1, i2 WHEN 2, i3 WHEN 3;sel<=0 WHEN a=

27、9;0' AND b='0' ELSE 1 WHEN a='1' AND b='0' ELSE 2 WHEN a='0' AND b='1' ELSE 3 WHEN a='1' AND b='1' ;END bb;5. 并发过程调用语句过程调用语句可以并发执行,但要注意如下问题:l 并发过程调用是一个完整的语句,在它之前可以加标号l 并发过程调用语句应带有IN,OUT或INOUT的参数,他们应该列在过程名后的括号内l 并发过程调用可以有多个返回值例: ARCHITECTURE. BEGINvector_to_int(z,x_flag,q);: END;等同于: ARCHITECTURE. BEGINPROCESS(z,q)BEGIN vector_to_int(z,x_flag,q); :END PROCESS; END;6. Block 语句7. 通用模块调用语句ComponentCOMPONENT 元件名PORT 说明;END COMPONENT;8端口映射语句格式: 标号名:元件名 PORT MAP(信号,);9参数传递语句LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.