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文档简介

1、FPGA/CPLD应用技术应用技术温国忠温国忠 、余菲、曾启明、余菲、曾启明晏凯、刘俐晏凯、刘俐缘分连连看项目-顶层设计曾启明曾启明 博士博士电子邮件：电子邮件：电话：电话sm.vdisplay.vtimer.vclkrstnkeytime_upboma5:0shi3:0ge3:0errorclk rstnclk rstntime_upqian3:0bai3:0scan4:0smg7:0前面设计了三个电路模块，包括：定时器计数模块、状态机控制模块和数码管显示模块。顶层模块需要按照连接关系把这三个模块，以及三个模块与端口之间建立起连接关系，代码参见下页。顶层模块设计mo

2、dule connect(boma,clock,reset,key, SMG_Data,Scan_Sig);input5:0 boma;input clock;inputreset;input key;output 7:0SMG_Data;output 3:0Scan_Sig;wire time_up;wire3:0 ge,shi,bai,qian;wire error;timer u_timer(.clk(clock),.rst(reset),.qian(qian),.bai(bai),.sig(time_up);display u_display (.CLK(clock),.RSTn(reset),.Error(error),.qian(qian),.bai(bai),.shi(shi),.ge(ge),.SMG_Data(SMG_Data),.Scan_Sig(Scan_Sig);fsm u_fsm(.clock(clock), .reset(reset), .key(key), .boma(boma), .time_up(time_up), .erro

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