基于FPGA的高速数据采集平台设计数据采集平台

1、基于FPGA勺高速数据采集平台设计数据采集平台在数字信号处理领域中，随着器件的不断更新和发展，芯片处理速度越来越快，在某些场合和领域中对数据采集速度也有更高的要求，这就使得高速数据采集系统应用越发广泛。在高速数据采集系统中，其核心器件是A/D转换器，高采样率、高精度的A/D转换器性能决定了其高速数据采集系统的性能，同时为了解决采样后续处理速度问题，也需要后续处理采用高速处理芯片。本文设计了一种基于ALTER公司Stratix系列FPG懦件EP1S4期高速数据采集平台，其中高速A/D转换器采用了1片国家半导体公司(NationalSemiconductor)的高速采样器件ADC08D1000芯片

2、，其最高单通道采样频率达1.3GHz。一、高速数据采集平台结构基于FPGA勺高速数据采集平台硬件原理框图如图1所示，该高速数据采集平台可实现双通道数据采集，即1片ADC08D100内部集成了双通道采样器。转换后的数字信号送入FPGAS行采集后数据的处理。由于采样后数据率较高，因此需要FPG旗有LVDSg口以便接收高速数据。二、系统各部分组成设计1.A/D转换器电路ADC08D1000是双通道低功耗的高速8位A/D转换器，全功率带宽（FPBW）内1.7GHz,用单电源1.9V供电，功耗只有1.6W。禾用内置的两个转换器进行交替取样，便可将每一通道的取样速度提高至2GSP&每个通道均为差分

3、输入，采样范围可选为650mV或870mV（it-峰值）。该芯片的三线串行总线控制取样率的调校幅度、芯片的其他功能以及独立控制的I与Q通道的增益与补偿微调功能。2 .时钟电路时钟电路采用了ADF436协系统提供1GHz的时钟。该芯片是个集成的整数N合成器和压控振荡器（VCO,中心频率由外置电感决定。采用简单的3线控制来完成所有寄存器的控制与使用。该芯片输出频率计算公式如下：其中，为输入参考频率；P为分频模数；A,B,R分别为三个寄存器的输入值。ADF4360-7芯片提供8/9或16/17两种计数模式，一般情况下，当输出频率较高的时候选用16/17计数器，输出频率较低的选用8/9计数器。3 .F

4、PGA及外围电路FPGA是现场可编程阵列（FieldProgrammableGateArray）的简称。FPG懦件是一种由用户根据所设计的数字电路系统的要求，在现场由自己配置、定义的高密度专用数字集成电路。它具有小型化、低功耗、可编程、数字化和快速、方便、实用的特点。Stratix系列FPGA勺基本结构主要包括：可配置逻辑单元（CLB9,CLBs用于实现用户设计的逻辑功能；输入输出块（IOBs）,IOBs提供封装引脚和CLBs之间的接口，CLBs利用一个通用的布线矩阵实现互连。可提供高达11万门的逻辑电路，超过300MHz勺工作频率。FPG麻用类似门阵歹U的内部结构，基本都为SRAM1型，可以

5、在系统带电运行时对FPGAJ行在线重构造。正是因为FPG短备编程灵活性，它的应用领域不断扩大。FPGA勺配置方式如表1所示。表1FPGA勺配置方式配置方式典型用途快速被动并行FPP通过一个并行同步的配置器件来配置，或者通过实时下载八位配置数据的微处理器接口来配置被动串行PS通过一个串行同步微处理器接口来配置，或者通过masterblaster通信电缆、USBBlaster、ByteBlaster或者是ByteBlasterMV并口下载电缆来配置。异步被动并行PPA通过一个异步并行微处理器接口来配置，在这种配置方式中，微处理器将目标器件看作一个存储器。JTAG配置通过IEEEStd.1149.1

6、JTAG引脚来配置，可以通过下载电缆或者是嵌入式器件来实现JTAG配置。本设计采用被动串行方式配置FPGAEP1S40K片采用串行配置时使用一片EPC16。4 .USB接口电路USB接口电路主要采用了Cypress公司的USB2.0的集成微控制器CY7c68013它内部集成了1个增强型的8051、3个8位I/O口、16位地址线、1个US激据收发器、1个智能US瑞行接口引擎、8.5KB的RAM口4K的BFIFO等。增强性8051内核完全与标准8051兼容，而性能可达到标准8051的3倍以上。USBE制器结构如图2所示。本文设计了一种基于FPGA勺高速数据采集平台，该高速数据采集平台可实现双通道1GSPS勺采样。在交叉采样模式下可以实现单通道2GSPS勺采样。该高速数据采集平台由于采用了FP