第五部分 可编程逻辑器件

1、第第 2 章章 大规模可编程逻辑器件大规模可编程逻辑器件GAL: Generic Array Logic 通用阵列逻辑通用阵列逻辑相关专业名词相关专业名词EDA：Electronic Design Automation 电子设计自动化电子设计自动化PLD：Programmable Logic Device 可编程逻辑器件可编程逻辑器件CPLD：Complex Programmable Logic Device 复杂可编程逻辑器件复杂可编程逻辑器件EPLD：Erasable Programmable Logic Device 可擦除可编程逻辑器件可擦除可编程逻辑器件FPGA：Field Prog

2、rammable Gate Array 现场可编程门阵列现场可编程门阵列ASIC：Application Specific Integrated Circuit 特定用途集成电路特定用途集成电路PAL: Programmable Array Logic 可编程阵列逻辑可编程阵列逻辑可编程逻辑器件的定义可编程逻辑器件的定义n逻辑器件：用来实现某种特定逻辑功能的电子逻辑器件：用来实现某种特定逻辑功能的电子器件，最简单的逻辑器件是与、或、非门器件，最简单的逻辑器件是与、或、非门（74LS00，74LS04等），在此基础上可实等），在此基础上可实现复杂的时序和组合逻辑功能。现复杂的时序和组合逻辑功能。

3、n可编程逻辑器件（可编程逻辑器件（PLDProgrammable Logic Device）：器件的功能不是固定不变的，）：器件的功能不是固定不变的，而是可根据用户的需要而进行改变，即由编程而是可根据用户的需要而进行改变，即由编程的方法来确定器件的逻辑功能。的方法来确定器件的逻辑功能。数字电路课程的回顾数字电路课程的回顾n使用中、小规模器件设计电路（使用中、小规模器件设计电路（74、54系列）系列）n编码器（编码器（74LS148）n译码器（译码器（74LS138）n比较器（比较器（74LS85）n计数器（计数器（74LS193）n移位寄存器（移位寄存器（74LS194）n数字电路课程的回顾数

4、字电路课程的回顾n采用中小规模器件的局限采用中小规模器件的局限n电路板面积很大，芯片数量很多，功耗很大，电路板面积很大，芯片数量很多，功耗很大，可靠性低提高芯片的集成度可靠性低提高芯片的集成度n设计比较困难能方便地发现设计错误设计比较困难能方便地发现设计错误n电路修改很麻烦提供方便的修改手段电路修改很麻烦提供方便的修改手段nPLD器件的出现改变了这一切器件的出现改变了这一切PLD出现的背景出现的背景n电路集成度不断提高电路集成度不断提高nSSIMSILSIVLSIn计算机技术的发展使计算机技术的发展使EDA技术得到广泛应用技术得到广泛应用n设计方法的发展设计方法的发展n自下而上自下而上自上而下

5、自上而下n用户需要设计自己需要的专用电路用户需要设计自己需要的专用电路n专用集成电路（专用集成电路（ASICApplication Specific Integrated Circuits）开发周期长，投入大，风）开发周期长，投入大，风险大险大n可编程器件可编程器件PLD：开发周期短，投入小，风险小：开发周期短，投入小，风险小PLD器件的优点器件的优点n集成度高，可以替代多至几千块通用集成度高，可以替代多至几千块通用IC芯片芯片n极大减小电路的面积，降低功耗，提高可靠性极大减小电路的面积，降低功耗，提高可靠性n具有完善先进的开发工具具有完善先进的开发工具n提供语言、图形等设计方法，十分灵活提供

6、语言、图形等设计方法，十分灵活n通过仿真工具来验证设计的正确性通过仿真工具来验证设计的正确性n可以反复地擦除、编程，方便设计的修改和升可以反复地擦除、编程，方便设计的修改和升级级n灵活地定义管脚功能，减轻设计工作量，缩短灵活地定义管脚功能，减轻设计工作量，缩短系统开发时间系统开发时间n保密性好保密性好n管脚数目：管脚数目：n208个个n电源：电源：n3.3V（I/O）n2.5V（内核）（内核）n速度速度n250MHzn内部资源内部资源n4992个逻辑单元个逻辑单元n10万个逻辑门万个逻辑门n49152 bit的的RAM可编程逻辑器件的发展历程可编程逻辑器件的发展历程70年代年代80年代年代90

7、年代年代PROM 和和PLA 器件器件PAL 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SOPCPLD的发展趋势的发展趋势n向高集成度、高速度方向进一步发展向高集成度、高速度方向进一步发展n最高集成度已达到最高集成度已达到400万门万门n向低电压和低功耗方向发展，向低电压和低功耗方向发展，5V3.3V2.5V1.8V更低更低n内嵌多种功能模块内嵌多种功能模块nRAM，ROM，FIFO，DSP，CPUn向数、模混合可编程方向发展向数、模混合可编程方向发展大的大的PLD生产厂家生产厂家n最大的最大的PLD供应商之一供应商之一nFPG

8、A的发明者，最大的的发明者，最大的PLD供应商供应商之一之一nISP技术的发明者技术的发明者n提供军品及宇航级产品提供军品及宇航级产品PLD器件的分类按集成度器件的分类按集成度n低密度低密度nPROM,EPROM,EEPROM,PAL,PLA,GALn只能完成较小规模的逻辑电路只能完成较小规模的逻辑电路n高密度，已经有超过高密度，已经有超过400万门的器件万门的器件nEPLD ,CPLD,FPGAn可用于设计大规模的数字系统可用于设计大规模的数字系统集成度高，甚集成度高，甚至可以做到至可以做到SOC（System On a Chip）按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD）

9、 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA PLD器件的分类按结构特点器件的分类按结构特点n基于与或阵列结构的器件阵列型基于与或阵列结构的器件阵列型nPROM，EEPROM，PAL，GAL，CPLDnCPLD的代表芯片如：的代表芯片如：Altera的的MAX系列系列n基于门阵列结构的器件单元型基于门阵列结构的器件单元型nFPGAPLD器件的分类按编程工艺器件的分类按编程工艺n熔丝或反熔丝编程器件熔丝或反熔丝编程器件Actel的的FPGA器件器件n体积小，集成度高，速度高，易加密，抗干扰，耐高温体积小，集成度高，速度高，易加密，抗干扰，耐高温n只能一次编程

10、，在设计初期阶段不灵活只能一次编程，在设计初期阶段不灵活nSRAM大多数公司的大多数公司的FPGA器件器件n可反复编程，实现系统功能的动态重构可反复编程，实现系统功能的动态重构n每次上电需重新下载，实际应用时需外挂每次上电需重新下载，实际应用时需外挂EEPROM用于保存用于保存程序程序nEEPROM大多数大多数CPLD器件器件n可反复编程可反复编程n不用每次上电重新下载，但相对速度慢，功耗较大不用每次上电重新下载，但相对速度慢，功耗较大数字电路的基本组成数字电路的基本组成n任何组合电路都可表示为其所有输入信号的最任何组合电路都可表示为其所有输入信号的最小项的和或者最大项的积的形式。小项的和或者

11、最大项的积的形式。n时序电路包含可记忆器件（触发器），其反馈时序电路包含可记忆器件（触发器），其反馈信号和输入信号通过逻辑关系再决定输出信号。信号和输入信号通过逻辑关系再决定输出信号。输入缓冲电路与阵列或阵列输出缓冲电路输入输出PLD的逻辑符号表示方法的逻辑符号表示方法与门乘积项PROM结构结构n与阵列为全译码阵与阵列为全译码阵列，器件的规模将列，器件的规模将随着输入信号数量随着输入信号数量n的增加成的增加成2n指数指数级增长。因此级增长。因此PROM一般只用一般只用于数据存储器，不于数据存储器，不适于实现逻辑函数。适于实现逻辑函数。nEPROM和和EEPROM用用PROM实现组合逻辑电路功能

12、实现组合逻辑电路功能实现的函数为：实现的函数为：BABAF1BABAF2BAF3固定连接点固定连接点（与）（与）编程连接点编程连接点（或）（或）PLA结构结构nPLA的内部结构在的内部结构在简单简单PLD中有最高中有最高的灵活性，两个阵的灵活性，两个阵列均可编程列均可编程。PAL结构结构n与阵列可编程使与阵列可编程使输入项增多，或输入项增多，或阵列固定使器件阵列固定使器件简化。简化。n或阵列固定明显或阵列固定明显影响了器件编程影响了器件编程的灵活性的灵活性BnAn“或”阵列（固定）SnCn+1“与”阵列(可编程)CnnnnnnnnnnnnnnnnnnnnnCBCABACCBACBACBACBA

13、S1AnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCn用用PAL实现全加器实现全加器GAL结构结构nGAL器件与器件与PAL器件的器件的区别在于用区别在于用可编程的输可编程的输出逻辑宏单出逻辑宏单元（元（OLMC）代替固定的代替固定的或阵列。可或阵列。可以实现时序以实现时序电路。电路。逻辑宏单元OLMCGAL器件的器件的OLMCOutput Logic Macro Celln每个每个OLMC包含或阵包含或阵列中的一个或门列中的一个或门n组成：组成：n异或门：控制输出异或门：控制输出信号的极性信号的极性nD触发器：适合设触发器：适合设计时序电路计时序电路n4个多路选择器个多

14、路选择器输出使能选择反馈信号选择或门控制选择输出选择CPLDCPLD大都采用各种分区阵列结构，每个区域内部相当于大都采用各种分区阵列结构，每个区域内部相当于一个小规模的一个小规模的PLDPLD，各区域之间通过可编程全局互连总线连，各区域之间通过可编程全局互连总线连接，构成较大规模的接，构成较大规模的CPLDCPLD器件。器件。MAX7000MAX7000系列器件主要由系列器件主要由2 21616个逻辑阵列块个逻辑阵列块LAB(Logic Array LAB(Logic Array Block)Block)、2 21616个个I/OI/O控制模块和一个可编程互连阵列控制模块和一个可编程互连阵列P

15、IA(Programmable Interconnect Array)PIA(Programmable Interconnect Array)三部分构成。三部分构成。逻辑阵列功能模块逻辑阵列功能模块除共享乘积项外可使用并联扩展乘积项实现复杂逻辑函数。此时，除共享乘积项外可使用并联扩展乘积项实现复杂逻辑函数。此时，最多允许最多允许2020个乘积项直接传送到逻辑宏单元的个乘积项直接传送到逻辑宏单元的“或或”逻辑中，其中逻辑中，其中5 5个乘个乘积项是由宏单元本身提供的，积项是由宏单元本身提供的，1515个并联扩展项是从同一个个并联扩展项是从同一个LABLAB中相邻宏单中相邻宏单元借用的。元借用的。

16、查找表的基本原理查找表的基本原理实际逻辑电路实际逻辑电路LUT的实现方式的实现方式 a,b,c,d 输入输入逻辑输出逻辑输出地址地址RAM中中存储的内容存储的内容00000000000001000010.0.01111111111N个输入的逻辑函数需要个输入的逻辑函数需要2的的N次方的容量的次方的容量的SRAM来实现，一般多个输入的查找表采用多个来实现，一般多个输入的查找表采用多个逻辑块逻辑块级连级连的方式的方式查找表的基本原理查找表的基本原理N个输入的逻辑函数需要个输入的逻辑函数需要2的的N次方的容量的次方的容量的SRAM来实现，一般多于输入的查找表采用多个逻辑块来实现，一般多于输入的查找表

17、采用多个逻辑块级级连连的方式的方式查找表与门查找表与门查找表与门d3. . 0d7. . 4d11. . 0 每个逻辑阵列块LAB由8个相邻的逻辑单元LE，以及与相邻的LAB相连的进位链和级联链、LAB控制信号、LAB局部互连通道等组成。 每个LE包含一个能快速产生4变量的任意逻辑函数输出的4输入查找表LUT，以及一个带同步使能的可编程触发器、与相邻LE相连的进位链和级联链。 FLEX10K系列器件结构中提供了两条专用高速数据通道，用于连接相邻的LE，并且不占用局部互连通道，这就是进位链和级联链。 FLEX10K系列器件的嵌入式阵列块是输入和输出端带有寄存器的片内RAM阵列块，可用于实现通用阵

18、列逻辑。EAB相当于一个大规模的查找表LUT，它可编程快速实现多位数字乘法器、数字滤波器和微控制器等复杂逻辑功能，比一般的外存储器有更大的灵活性。 快速互连通道是由遍布于整个器件中的“行互连”和“列互连”组成的。每行的LAB有一个专用的“行互连”，“行互连”可以驱动I/O引脚，并将信号传送到同一行中的其他LAB中。“列互连”连接各行，同时也能够驱动I/O引脚。 。 器件的器件的I/OI/O引脚是由输入输出单元引脚是由输入输出单元IOEIOE驱动的。驱动的。IOEIOE位于快速互连通位于快速互连通道行和列的末端，包含一个双向的道行和列的末端，包含一个双向的I/OI/O缓冲器和一个触发器，这个触发

19、缓冲器和一个触发器，这个触发器可以用作需要快速建立时间的外部数据输入寄存器，也可以作为要器可以用作需要快速建立时间的外部数据输入寄存器，也可以作为要求快速求快速“时钟到输出时钟到输出”性能的数据输出寄存器。性能的数据输出寄存器。器件EP5EP8EP20EP35EP50EP70逻辑单元4608825618752332163052868416M4K RAM块（4KB512校验比特）263652105129250总比特数1198081658882396164838405944321152000嵌入1818位乘法器1318263586150PLLs224444最多用户管I/O脚142182315475

20、450622差分通道5575125200192275表 Cyclone 系列器件特性参数 CycloneCyclone是是AlteraAltera公司在第一代公司在第一代CycloneCyclone系列的基础上开系列的基础上开发的一款低成本、高性价比的发的一款低成本、高性价比的FPGAFPGA。采用了全铜层。采用了全铜层90nm90nm低低k k绝缘工绝缘工艺，艺，1.2VSRAM1.2VSRAM工艺设计，在工艺设计，在300nm300nm园晶片上生产。提供了园晶片上生产。提供了460846086841668416个逻辑单元（个逻辑单元（LELE），并具有一整套最佳的功能，包括），并具有一整套

21、最佳的功能，包括18181818位乘法器、专用外部存储接口电路、位乘法器、专用外部存储接口电路、4K4K位嵌入式存储块、锁相环位嵌入式存储块、锁相环（PLLPLL）和高速差分）和高速差分I/OI/O等功能。等功能。封装尺寸/nmnmEP5EP8EP20EP35EP50EP70144-pin TQFP/16168985208-pin PQFP/30.630.6142138256-pin FineLine BGA/1717182152484-pin FineLine BGA/2323315322294672-pin FineLine BGA/2727475450422896-pin FineLin

22、e BGA/3131622表 Cyclone器件封装和最多用户I/O管脚数配置器件支持Cyclone器件EP5EP8EP20EP35EP50EP70EPCS1是EPCS4是是是EPCS16是是是是是是EPCS64是是是是是是表 Cyclone FPGA的专用配置器件CPLD与与FPGA的区别的区别CPLDFPGA内部结构内部结构基于乘积项基于乘积项基于查找表（基于查找表（LUT）程序存储程序存储内部内部EEPROMSRAM，外挂，外挂EEPROM资源类型资源类型组合电路资源丰富组合电路资源丰富触发器资源丰富触发器资源丰富集成度集成度低低高高使用场合使用场合完成控制逻辑完成控制逻辑能完成比较复杂

23、的算法能完成比较复杂的算法速度速度慢慢快快其他资源其他资源EAB，锁相环，锁相环保密性保密性可加密可加密一般不能保密一般不能保密FPGA与与CPLD的区别的区别nFPGA采用采用SRAM进行功能配置，可重复编程，进行功能配置，可重复编程，但系统掉电后，但系统掉电后，SRAM中的数据丢失。因此，中的数据丢失。因此，需在需在FPGA外加外加EPROM，将配置数据写入其中，将配置数据写入其中，系统每次上电自动将数据引入系统每次上电自动将数据引入SRAM中。中。CPLD器件一般采用器件一般采用EEPROM存储技术，可重复编程，存储技术，可重复编程，并且系统掉电后，并且系统掉电后，EEPROM中的数据不

24、会丢失，中的数据不会丢失，适于数据的保密。适于数据的保密。FPGA与与CPLD的区别的区别nFPGA器件含有丰富的触发器资源，易于器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂的实现时序逻辑，如果要求实现较复杂的组合电路则需要几个组合电路则需要几个CLB结合起来实现。结合起来实现。CPLD的与或阵列结构，使其适于实现大的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较规模的组合功能，但触发器资源相对较少。少。FPGA与与CPLD的区别的区别nFPGA为细粒度结构，为细粒度结构，CPLD为粗粒度结为粗粒度结构构。FPGA内部有丰富连线资源，内部有丰富连线资源，CLB

25、分分块较小，芯片的利用率较高。块较小，芯片的利用率较高。CPLD的宏的宏单元的与或阵列较大，通常不能完全被应单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布连接，其容量有限，限制了器件的灵活布线，因此线，因此CPLD利用率较利用率较FPGA器件低。器件低。FPGA与与CPLD的区别的区别nFPGA为非连续式布线，为非连续式布线，CPLD为连续式布线。为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，器件在每次编程时实现的逻辑功能一样，但但走的路线不同走的路线不同，因此，因此延时不易控制延时不

26、易控制，要求开，要求开发软件允许工程师对关键的路线给予限制。发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，每次布线路径一样，CPLD的连续式互的连续式互连结构利用具有同样长度的一些金属线实现逻连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。辑单元之间的互连。连续式互连结构连续式互连结构消除了分消除了分段式互连结构在定时上的差异，并在逻辑单元段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。之间提供快速且具有固定延时的通路。CPLD的延时较小。的延时较小。PLD器件的命名与选型器件的命名与选型nEPM7 128 S L C 8410nEPM7：

27、产品系列为：产品系列为EPM7000系列系列n128：有：有128个逻辑宏单元个逻辑宏单元nS：电压为：电压为5V，AE为为3.3V，B为为2.5VnL：封装为：封装为PLCC，Q代表代表PQFP等等nC：商业级（：商业级（Commercial）070度，度，I：工业级（：工业级（Industry），），4085度度M：军品级（：军品级（Military），），55125度度n84：管脚数目：管脚数目n10：速度级别：速度级别管脚的定义管脚的定义n特殊功能的管脚特殊功能的管脚n电源脚电源脚VCC和和GND，VCC一般分为一般分为VCCINT和和VCCIO两种两种nJTAG管脚：实现在线编程和边

28、界扫描管脚：实现在线编程和边界扫描n配置管脚（配置管脚（FPGA）：用于由）：用于由EEPROM配置芯片配置芯片n信号管脚信号管脚n专用输入管脚：全局时钟、复位、置位专用输入管脚：全局时钟、复位、置位n可随意配置其功能为：输入、输出、双向、三态可随意配置其功能为：输入、输出、双向、三态PLD的设计步骤设计输入设计处理下载编程功能仿真时序仿真在线测试设计输入设计输入n原理图输入原理图输入n使用元件符号和连线等描述使用元件符号和连线等描述n比较直观，但设计大规模的数字系统时则显得繁琐比较直观，但设计大规模的数字系统时则显得繁琐nHDL语言输入语言输入n逻辑描述功能强逻辑描述功能强n成为国际标准，便

29、于移植成为国际标准，便于移植n原理图与原理图与HDL的联系与高级语言与汇编语言类的联系与高级语言与汇编语言类似似设计处理设计处理n综合和优化综合和优化n优化：将逻辑化简，去除冗余项，减少设计所耗用的资源优化：将逻辑化简，去除冗余项，减少设计所耗用的资源n综合：将模块化层次化设计的多个文件合并为一个网表，使综合：将模块化层次化设计的多个文件合并为一个网表，使设计层次平面化设计层次平面化n映射映射n把设计分为多个适合特定器件内部逻辑资源实现的逻辑小块把设计分为多个适合特定器件内部逻辑资源实现的逻辑小块的形式的形式n布局与布线布局与布线n将已分割的逻辑小块放到器件内部逻辑资源的具体位置并利将已分割的

30、逻辑小块放到器件内部逻辑资源的具体位置并利用布线资源完成各功能块之间的连接用布线资源完成各功能块之间的连接n生成编程文件生成编程文件n生成可供器件编程使用的数据文件生成可供器件编程使用的数据文件模拟仿真模拟仿真n功能仿真功能仿真n不考虑信号传输和器件的延时不考虑信号传输和器件的延时n时序仿真时序仿真n不同器件的内部延时不一样，不同的布局、不同器件的内部延时不一样，不同的布局、布线延时也会有比较大的不同布线延时也会有比较大的不同n在线验证在线验证n利用实现手段测试器件最终功能和性能指标利用实现手段测试器件最终功能和性能指标在系统编程技术在系统编程技术ISPIn System Programn对对

31、PLD的逻辑功能可随时进行修改。由的逻辑功能可随时进行修改。由Lattice公司率先发明公司率先发明n优点：优点：n方便硬件的调试方便硬件的调试n方便硬件版本的升级，类似于软件升级方便硬件版本的升级，类似于软件升级在系统编程技术在系统编程技术ISPIn System Program isp技术技术用编程器直接在用户的目标系统或印制板上对用编程器直接在用户的目标系统或印制板上对PLD芯片下载。芯片下载。 具有具有isp性能的器件是性能的器件是E2CMOS工艺制造，其编程信息工艺制造，其编程信息存储于存储于E2PROM内，可以随时进行电编程和电擦除，且内，可以随时进行电编程和电擦除，且掉电时其编程

32、信息不会丢失。掉电时其编程信息不会丢失。 在系统编程技术在系统编程技术 （In System Programmable） isp器件有一个专门引脚器件有一个专门引脚 ispEN和和4个复用引脚个复用引脚SDI、SDO、SCLK和和MODE。 当当ispEN=高电平时，器件处于正常工作模式；当高电平时，器件处于正常工作模式；当ispEN=低电平时，器件所有低电平时，器件所有I/O端的三态缓冲电路均处于端的三态缓冲电路均处于高阻状态，割断了芯片内部电路与外电路的联系，从而可高阻状态，割断了芯片内部电路与外电路的联系，从而可对器件编程。对器件编程。边界扫描测试技术边界扫描测试技术BSTBoundar

33、y Scan Testn据据IEEE1149.1标准标准JTAG，用于解决大，用于解决大规模集成电路的测试问题。规模集成电路的测试问题。n现在新开发的可编程器件都支持边界扫现在新开发的可编程器件都支持边界扫描技术，并将其作为描技术，并将其作为ISP接口。接口。n在在DSP开发和嵌入式处理器的开发中应开发和嵌入式处理器的开发中应用得非常广泛。用得非常广泛。FPGA/CPLD测试技术测试技术1 内部逻辑测试内部逻辑测试2 JTAG边界扫描测试边界扫描测试图图 边界扫描电路结构边界扫描电路结构引 脚描 述功 能TDI测试数据输入(Test Data Input)测试指令和编程数据的串行输入引脚。数据

34、在TCK的上升沿移入。TDO测试数据输出(Test Data Output)测试指令和编程数据的串行输出引脚，数据在 TCK 的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选择(Test Mode Select)控制信号输入引脚，负责 TAP 控制器的转换。TMS 必须在TCK 的上升沿到来之前稳定。TCK测试时钟输入(Test Clock Input)时钟输入到BST 电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(Test Reset Input)低电平有效，异步复位边界扫描电路(在IEEE 规范中，该引脚可选)。 JTAG边界扫描测试边界扫描

35、测试表表 边界扫描边界扫描IO引脚功能引脚功能 2.3 CPLD和和FPGA的编程与配置的编程与配置2.3.1 CPLD和和FPGA的编程配置的编程配置1编程配置的概念编程配置的概念可编程逻辑器件在利用开发工具设计好应用电路后，要将该应用电路写入PLD芯片。将应用电路写入PLD芯片的过程称为编程编程，而对FPGA器件来讲，由于其内容在断电后即丢失，因此称为配置配置(但把应用电路写入FPGA的专用配置ROM仍称为配置)。由于编程或配置一般是把数据由计算机写入PLD芯片，因此，也叫下载下载。要把数据由计算机写入PLD芯片，首先要把计算机的通信接口和PLD的编程或配置引脚连接起来。一般是通过下载线和

36、下载接口来实现的，也有专用的编程器。2配置模式配置模式在FPGA的配置之前，首先要借助于FPGA开发系统，按某种文件格式要求描述设计系统，编译仿真通过后，将描述文件转换成FPGA芯片的配置数据文件。选择一种FPGA的配置模式，将配置数据装载到FPGA芯片内部的可配置存储器，FPGA芯片才会成为满足要求的芯片系统。FPGA的配置模式是指FPGA用来完成设计时的逻辑配置和外部连接方式。逻辑配置是指，经过用户设计输入并经过开发系统编译后产生的配置数据文件，将其装入FPGA芯片内部的可配置存储器的过程，简称FPGA的下载。只有经过逻辑配置后，FPGA才能实现用户需要的逻辑功能。 不同公司的配置模式有所

37、不同，而同一公司的不同器件系列也有差异，具体配置模式应查相关器件的数据手册。比如Lattice公司的ECP/EC系列器件的配置模式由CFG2:0决定，包括七种配置模式： SPI主动模式； SPIX主动模式； 主动串行模式； 从动串行模式； 主动并行模式； 从动并行模式； ispJTAG模式。Altera公司基于SRAM LUT结构器件的配置模式由芯片引脚MSEL1和MSEL0的状态决定，包括六种配置模式： 配置器件配置模式； PS被动串行模式； PPS被动并行同步模式； PPA被动并行异步模式； PSA被动串行异步模式； JTAG模式。 Xilinx公司XC2000/XC3000等系列的FPGA的配置模式由芯片引脚M0、M1和M2的状态决定，包括六种配置模式： 主动串行配置模式； 主动并行配置模式(高)； 主动并行配置模式(低)； 从动串行配置模式； 同步外设配置模式； 异步外设配置模式。 3配置流程配置流程FPGA的配置流程如图2.99所示，一般包括芯片的初始化、配置和启动等几个过程。当系统加电时，FPGA自动触发芯片的加电/复位电路，芯片开始进行初始化操作。初始化操作包括：清除芯片内部的可配置存储器；检测芯片引脚的配置状态，判断芯片的配置模式；将输