基于PLD的纳秒级脉冲发生器

1、基于pld的纳秒级脉冲发生器随着技术的快速进展，高速信号触发源已经广泛应用于通讯、雷达等各种电子系统的测试和精确控制中。这就要求有一个稳定性好、纳秒升高沿、可控的脉冲发生器。但是，国内至今还没有合乎这些要求的商用脉冲发生器。即使在国际上普遍用法的加拿大生产的avi-n型脉冲发生器也存在着幅度小、重复率低、易损坏等缺点。针对此现状，设计一款高速脉冲是十分故意义的。可编程规律器件(pld)经受了pal，gal，和几个进展阶段，技术日趋成熟。采纳语言对pld举行编程设计具有更改灵便、调试便利、操作性强、系统牢靠性高等众多优点，并有利于硬件设计的庇护，防止他人对的分析、模仿。因此，利用pld器件为核心

2、构造高速脉冲信号发生器是一种有效的办法。1 基本原理设计采纳的xilinx公司的复杂可编程规律器件(cpld)几乎可适用于全部的门阵列和各种规模的数字，他以其编程便利、集成度高、速度快、价格低等特点越来越受到设计者的欢迎。选用的cpld为xilinx公司的xc9572xl，属于xc9500系列，是目前业界速度较快的高集成度可编程规律器件。cpld开发软件用ise 6.0+ 5.7se，该软件是一个彻低集成化、易学易用的可编程规律设计环境，并且广泛支持各种硬件描述语言。他还具有与结构无关性、多平台运行、丰盛的设计库和模块化的工具等许多功能特点。cpld主程序流程图1所示，时针信号是囫囵程序的关键

3、，通过时钟对各个模块举行精确控制，实现基本功能。时钟信号的精准度打算了输出脉冲信号的精准度。时钟源采纳了4脚晶振，可以输出一个稳定的时钟信号。cpld内部电路资源分配2所示。时钟信号和复位信号作为输入信号，控制脉冲信号的输出。系统分4个模块，包括计数器、锁存器、触发器和数据输出模块。时钟信号和复位信号分离加在计数器和触发器上，计数器计数通过锁存，在时钟信号作用下同步触发输出信号。当复位信号到来时，计数器重新清零计数。当初钟的升高沿到来时对高频时钟举行计数，cpld内部建立一个5位计数器，计数器满后自动重置为0，输出端把计数器的各位举行输出，计数器满后也输出一个高电平。第一级输出端一共有7个，可

4、以实现对时钟的2，4，8，16，32，64分频以及单脉冲输出。在cpld内部再建立一个3位计数器，对前级4分频信号再做计数，调整占空比，控制脉冲输出，同时对一级分频信号举行相与输出。设置一个复位端，当高电平常候，对电路举行复位，计数器重新开头工作。通过复位端可以很好地控制脉冲输出，并且输出信号脉冲宽度在不同的分频接口可以得到不同的脉冲宽度信号，也可以通过修改程序实现脉冲宽度的转变。cpld外围硬件电路包括了电源、晶振、输出端口、指示灯，3所示。本设计选用的外部计数时钟频率为100 mhz，因此所产生脉冲的周期最小是10 ns，脉宽调整最小为5 ns，调整步长为5 ns。该脉冲发生器可以实现多路

5、输出，脉冲输出共有9路，其中1路可以实现单脉冲输出，其余8路可以输出不同脉宽的纳秒级脉冲。若要提高脉冲发生器的精度，应提高计数时钟的频率。同时选用速度等级更高的pld。若要增强脉冲周期及脉宽的可调范围，则应选用容量更大的pld。2 验证仿真是验证设计的一个重要环节，假如仿真没有通过，设计就必需重来，以便硬件调试的成功通过。在ise中，建立仿真文件并调用modelsim 6.0对设计举行行为仿真。在第2个脉冲到来时举行计数器置零，开头计数，对每个输出端口的波形都举行仿真测试。从仿真波形中可以预测出，可编程器件胜利地对脉冲举行控制，然后分频输出，达到预定的要求。行为仿真只是对vhdl语言举行规律综

6、合后仿真，布局布线后仿真则是在详细器件和硬件资源分配后，利用从布局布线中提取的一些信息，其中包括了目标器件及互连线的时延、等信息，并考虑走线之间的互相影响后产生的仿真波形。图4是布局布线后仿真图，可以看到在clr信号有效开头，输出端经过4个周期的延迟后才响应到有效的复位信号，这个解释器件延时加上互连线延时为4个周期，但是这并不影响设计输出脉冲的质量，在其他电子设计中却要考虑到这个延迟。3 实验结果做好电路版，调试程序胜利后，用型号为tektronixtds210测出两个端口的输出波形5和图6所示。图5中波形幅度为3.98 v，峰峰值为4.98 v，脉冲宽度为37.8 ns，升高沿为16.7 n

7、s；图6波形幅度为1.53 v，峰峰值为2.51 v，脉冲宽度为19.8 ns，升高沿为9.7 ns。在示波器中显示，得到纳秒脉冲信号十分稳定，可以作为一个稳定的纳秒信号源。每个脉冲过后都有一个小的负脉冲，并且升高沿和下降沿并没有像仿真时短，主要缘由是：一是仿真在一个相对抱负的条件下举行的，对器件资源在电路中的实际体积忽视；二是芯片的微加工创造工艺不精确，寄生电容电阻的大小没有精确计算，可以在输出端加电容接地减小过脉冲。4 结 语本文利用xilinx公司的复杂可编程规律器件，结合vhdl语言，提出了一种可控纳秒级脉冲信号发生器的设计办法，并且通过仿真验证，得到脉冲宽度最小为19.8 ns，升高沿为9.7 ns的脉冲。在千伏高压纳秒脉冲发生系统中，采纳mos管、脉冲形成线等作为核心器件，该信号源必不行少的要一个触发源。利用可控高速信号发生器作为触发源，可以有效地实现对千伏高压的精确控制。在高速数字系统中，数据在器件间的串行传输速率可以达到几百mbs。此时，因为时钟周期十分小(通常惟