ASIC复习提纲

1、考试复习提纲深亚微米器件理解MOS基本特性（VT组成、沟道长度调制效应）；理解深亚微米MOS的非理想特性（亚阈值电流、速度饱和响应）；MOS动态特性理解MOS在各种情况下的电容；互连互连在等比例缩小规则下变化情况；互连Elmore延时计算；Crosstalk及其对策；IR Drop效应；CMOS倒相器Size对倒相器性能、功耗和抗噪声能力的影响；Inverter Chain理解组合电路延时的计算方法；理解功耗的三个来源；组合电路静态 vs 动态电路、 Ratioless vs Ratioed逻辑；掌握组合电路的各种实现形式及其优缺点；Dynamic电路、Pass-trasisotr电路等；时序

2、电路组合电路 vs 时序电路；MasterSlave Register的基本形式；动态CMOS Register的优缺点；Latch vs Register；Register-based 电路时序分析，理解Jitter和skew对电路性能的影响；Schmitt触发器；设计方法标准单元设计流程；MOPS/Energy；初步理解软硬件划分的方法；算术单元了解加法器的类型及其优缺点；理解加法器设计的关键所在；简单了解桶型移位器和乘法器；数字电路（去年考题）1、 深亚微米数字IC设计面临的挑战 Chap.1引论2、 深亚微米MOS的非理想特性（亚阈值电流、速度饱和响应） Chap.3器件3、 互连El

3、more延时计算 Chap.4互连4、 反相器 功耗的 三个来源 Chap.5 CMOS反相器5、 组合电路逻辑路径的优化设计 Chap.6组合电路6、 多路开关Master-Slave Register的tsetup、thold、tctoq估算方法 Chap.7时序电路7、 加法器 Chap.11运算电路1 深亚微米数字IC设计面临的挑战 Chap.1引论功耗密度增大, 面积, 布局布线, 时钟频率, 布局布线2 反相器再生条件一个门的VTC应该具有一个增益绝对值大于1的过渡区,该过渡区以两个合法的区域为界,合法区域的增益应该小于1,这样的门具有两个稳定的工作点.3 扩散和漂移的物理意义 由

4、于存在浓度梯度,载流子从浓度高的区域向浓度低得区域流动. 由于存在内建电场,电子从电势高的方向向低的方向移动.4 MOS管的域值电压5 亚阈值电流:当电压低于阈值电压时,mos晶体管已经部分导通.这一现象为亚阈值或弱反型导通.6 速度饱和效应:当沿沟道的电场达到一临界值时时,载流子的速度由于散射效应而趋于饱和（两个公式）7长沟道I/V特性,短沟道的I/V特性: 电阻区,饱和区, 还有速度饱和区.8 Mos管的电阻特性: 电阻反比于器件的宽长比,当Vdd> Vt + Vdsat/2 时,电阻与Vdd无关,当接近它时Vt时,电阻会急剧变大.9 MOs电容 (截止区,电阻区,饱和区)10 互连

5、线寄生效应对芯片的影响电容,电阻,电感寄生参数会: 增加传播延时,使性能下降;影响能耗和功率的分部;引起额外的噪声来源,影响可靠性.11 互连线,Elmore延时的计算12 Fan_in和延时的关系: tpLH是Fin的线性函数,而下拉电阻负载和负载电容随输入数同时增加,使tphL近似平方关系增加,Fanin大于等于4时,门变的很慢.13 高Fanin时提高组合逻辑性能的设计方法 加大晶体管尺寸,降低串连器件的电阻,减少时间常数.B 逐级加大晶体管尺寸,降低了起主要作用的电阻,同时使电容保持在一定的范围内,C 重新安排输入,(把关键路径上的晶体管靠近门的输出端,可以提高速度) D 重组逻辑结构

6、14 传输管逻辑概念及改进方法 允许通过原始输入驱动栅端和源漏端来减少实现逻辑所需的晶体管数目.改进: 电平恢复,B 多种阈值晶体管,使用零阈值的NMOS可以消除大部分阈值损失 C 传输门逻辑(将NMOS和PMOS并联) 15 动态逻辑的特点 A 逻辑功能由Nmos下拉网络实现 B 晶体管数目少(N+2<2N) C,是无比逻辑门 D 只有动态功耗 E 有较快的开关速度(减少了门晶体管的数目,没有短路电流,并且由下来的器件提供的所有电流都用来对负载电容放电) F 存在电荷泄漏,电荷分配,电容耦合,时钟馈通效应) 动态逻辑可以实现较快的和面积较少的复杂逻辑门.但电荷分配等一些效应很难把握,电

7、荷泄漏又迫使进行周期的刷新.限制了最高的工作频率.16 组合逻辑和时序逻辑, Latch versus Register (电平和边沿触发方式) 17 多路开关型主从寄存器: 建立时间:输入数据D在时钟上升沿必须有效的时间(Ts = 3tpd-inv + t pd-tx) 传播延时是Qm值传输到 Q所需的时间 Tc-q = tpd-inv + tpd-tx ,维持时间是在时间上升沿后,输入必须保持的稳定时间Thold. 18 动态CMOS register 的优缺点. 电容存储信息,容性耦合,引入噪声,破坏状态稳定. 漏电流问题,时钟频率降低. 内部动态结点不能追踪变化,引入反馈使电路不稳定.

8、 19 流水线 加速数字处理器的数据通路,通过在组合逻辑块之间插入寄存器来实现.把组合逻辑分成若干块,每一部分比原来的总功能具有较小的传播延时,有效的减少了最小的允许的时钟周期. 20 Schmitt trigger A 对于一个变换很慢的输入波形,在输出端有一个快速的翻转的响应. B 对正向和反向变化的输入信号有不同的阈值. 把一个含有噪声或变换缓慢的输入信号变成一个干净的数字输出信号. CMOS实现,CMOS的开关阈值由Pmos和Nmos 的导电因子之比Kp/Kn,增加它可以使得VM升高; 如果翻转方向不同会使得这比率不同,则可以引起不同的开关阈值及滞环特性.(使用反馈完成) 21 克服线

9、间电容串扰的方法: A 尽量避免浮空结点,B 敏感结点应该和全摆幅信号隔离.c 在满足时序约束的范围内尽可能加大上升和下降时间,D 在敏感的低摆幅布线网络中采用差分信号传输方法.E 为使得串扰最小,不要使得两条信号间电容太大,同一层上的平行导线应当足够远离,相邻层上的导线应该互相垂直.F 在重要的信号线间,增加一条屏蔽线,GND VDD G 不同层上的信号之间的电容可以通过增加额外的布线层来进一步减少.22 串扰对传播延时的影响23 加法器优化性能的方法. 可在逻辑层和电路层上进行 逻辑层重排布尔方程,得到一个速度较快或面积较小的电路( 超前进位加法器) 电路层改变晶体管的尺寸及电路的拓扑结构

10、来优化速度. 电路设计 A 静态加法电路 (28管,慢) B 镜像加法电路 (24管,面积和延迟都有一定程度的减少) C 传输门加法器( 24管,和进位输出有相进的延迟) D 曼彻斯特进位加法器 逻辑设计: A 进位旁路加法器(全1时,进位旁路输出,旁路加法器延迟增加的斜率比逐级进位加法器平缓) B 线形进位加法选择加法器 C 平方根进位选择加法器 D 超前进位加法器 24 剩法器优化性能的方法 ( 产生部分积,累加部分和,最终相加) 部分累积器, 阵列乘法器,进位保留加法器 树型乘法器流水线25 反相器开关阈值与器件尺寸的特性关系 () 26 低电压下反相器VTC的特性. 反相器在过渡区的增

11、益实际上随电源电压的降低而增大,而且反相器在 27 反相器器件尺寸比例和延时的关系.28 反相器链的优化设计方法29 理解功耗的三个来源. A 由电容充放电引起的动态功耗 Pdyn 直流通路引起的功耗 Pdp 静态功耗 30 半定制ASIC设计流程. 1.1 深亚微米数字IC设计面临的挑战：微观上的问题：超高速电路的设计、内部互联、噪声和串扰、可靠性和可制造性、功耗、时钟分布宏观上的问题：产品面世时间、百万门电路设计、高层抽象、IP重用、可预测性1.2 反相器的再生条件：P16一个门的VTC应当具有一个增益绝对值大于1的过渡区（即不确定区），该过渡区以两个合法的区域为界，合法区域的增益应当小于

12、1。这样一个门具有两个稳定的工作点。3.1 二极管扩散与漂移的物理意义：扩散：由于存在浓度梯度，载流子从浓度高的区域向浓度低的区域移动漂移：由于存在内建电场，电子向高电势方向，空穴向低电势方向移动的运动3.2 结电容与偏压的定性关系：P58它们具有高度的非线性关系，电容随反向偏置的增加而减小。式中，m称为梯度系数，对于突变结它等于1/2，对线形或梯度结，它等于1/3。3.3 MOS阈值电压：P64，VT与几个因素有关：例如栅和衬底材料间功函数的差、氧化层厚度、费米电势、沟道与栅氧层间表面上被俘获的杂质电荷，以及为调节阈值所注入的离子剂量。3.4 深亚微米MOS的非理想特性（亚阈值电流、速度饱和

13、响应）亚阈值电流：当Vgs电压低于阈值电压时，MOS晶体管已经部分导通，形成从源端到漏端的电流通路，这一现象称为亚阈值或弱反型导通。速度饱和效应：P67当沟道的电场达到某一临界值时，载流子的速度将由于散射效应（即载流子间的碰撞）而趋于饱和。ShortChannelLongChannel3.5 长沟道器件和短沟道器件的I/V特性quadraticquadraticlinear长沟道器件：在饱和区ID与VGS之间呈现平方关系短沟道器件：在饱和区ID与VGS是线性关系，使得高电压时电流的驱动能力有明显的下降。3.6 MOS的等效电阻效应：P76等效电阻反比于器件的宽长比；当VDD>>VT

14、+VDSAT/2时，电阻与VDD无关；当VDD接近VT时，电阻会急剧增加。3.7 MOS动态特性理解MOS在各种情况下的电容4.1 互联线寄生效应对芯片的影响集成电路的导线已经形成了一个复杂的几何形体，它引起电容、电阻和电感等寄生参数效应。会使传播延时增加，性能下降；影响能耗和功率的分布；引起额外的噪声来源，从而影响电路的可靠性。4.2 互联Elmore延时的计算4.3 趋肤效应高频电流趋向导体的表面流动，使导体电阻随频率提高而增加。趋肤效应是对较宽的导线才有的问题；采用良导体会使趋肤效应在较低的频率时就发生。5.1 反相器开关阈值与器件尺寸的特性关系当VDD值较大时（与晶体管阈值电压及饱和电

15、压相比），表明开关阈值取决于比值r，它是PMOS和NMOS管相对驱动强度的比。1）VM对于器件比值的变化相对来说是不敏感的。2）改变Wp对Wn比值的影响是使VTC的过渡区平移。增加PMOS或NMOS宽度使VM分别移向VDD或GND。5.2 低工作电压下反相器的VTC特性：P139反相器在过渡区的增益实际上随电源电压的降低而加大，在电源电压接近构成它的晶体管的阈值电压时仍能很好的工作。但是：1）不加区分地降低电源电压虽然对降低能耗有正面的影响，但是它绝对会使门的延时加大。2）一旦电源电压和本征电压变得可以比拟，dc特性对器件参数（如晶体管阈值）的变化就变得越来越敏感。3）降低电源电压意味着减小信

16、号的摆幅。保持阈值电压不变，尽管更低的电源电压不足以大到使晶体管导通，但仍可以得到一个反相器的特性。从晶体管的亚阈值工作中可以得到解释。亚阈值电流足以使该门在低电平和高电平之间切换，并且提供足够的增益从而使得到可以接受的VTC。5.3 反向器器件尺寸比例与延时的关系：P148当导线电容可以忽略时，由等效电阻值发现，当=2.4时得到对称的瞬态响应，上升和下降延时相同。如图最优点发生在=1.9附近。5.4 反相器链的优化设计方法：P151，是比例系数，只与工艺有关，f（等效扇出）取决于外部负载电容与输入电容之间的比值。每一个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数：当Cg，1和C

17、L给定时，我们可以推导出尺寸系数为：，以及通过该反相器链的最小延时：，F代表该电路的总等效扇出，它等于CL/ Cg，1。求最小延时的最优值得到：，=Cint/Cg。当=0时，得到最优的级数为N=ln（F），且每一级的等效扇出为f=e=2.71828；当=1时，最优的锥形系数接近于3.6。选择扇出值大于最优值并不会过多地影响延时，但能减少所要求的缓冲器级数和实现面积。一个通常的做法的选择最优的扇出为4。反之，采用过多地级数对延时会有明显的负面影响，因而应当避免。5.5 理解功耗的三个来源1、动态功耗：由充放电电容引起的动态功耗 ，采用较低的电源电压和减少等效电容（减少实际电容和翻转活动性）可以达

18、到减小动态功耗的目的；直接通路电流引起的功耗 ，输入信号不为无穷大的斜率造成了开关过程中VDD和GND之间在短期内出现一条直流通路，直流通路引起的功耗与开关活动性成正比。2、静态功耗：。泄漏电流流过位于晶体管源（或漏）与衬底之间的反向偏置的二极管结，数值随结温而增加，并且呈现指数关系；一个越来越突出的来源是晶体管的亚阈值电流。6.1 CMOS组合逻辑实现布尔方程的方法：P1726.2 Fan-in和延时的关系：P180对于一个N输入的门，本征电容随扇入线性增加。门由低至高的延时将随扇入数线性增加，因为虽然电容线性增加，但上拉电阻保持不变。门的由高至低延时是扇入的俄二次函数，因为PDN中分布RC

19、网络所带来的延时与串联链中的元件数目成平方关系。扇入大于或等于4时门将变得太慢，因此必须避免。6.3 高Fan-in时提高组合逻辑性能的方法：P1811）调整晶体管尺寸：加大晶体管的尺寸，能降低串联器件的电阻和减小时间常数，但会产生较大的寄生电容，只有当负载以扇出为目的时放大尺寸才起作用。2）逐级加大晶体管尺寸：降低了起主要作用的电阻，同时使电容的增加保持在一定的范围内。实际的版图设计中，由于设计规则的考虑不得不将晶体管距离拉开，从而使内部电容增加，有可能抵消掉所得到的所有收益。3）重新安排输入：把关键路径上的晶体管靠近门的输出端可以提高速度。4）重组逻辑结构：变换逻辑方程的形式有可能降低对扇

20、入的要求，从而减少门的延时。6.4 逻辑路径的优化设计：例题如下Effective fan-out, F = 5G = 25/9H = GF=125/9 = 13.9h = H1/4=1.93(h=g1f1=g2f2=g3f3=g4f4)a = f1=h/g1=1.93b =af2=ah/g2 = 2.23c = bf3=bh/g3=5g4/f = 2.596.5 传输管逻辑及其改进方法传输管逻辑通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目。也有降低电容的额外优点。一个NMOS器件在传输0时很有效，但在传输1时输出只充电至VDD-VTn。PMOS器件同理。改进方法：1）电

21、平恢复。把一个弱PMOS连在一个反馈回路中，电压摆幅大，没有静态功耗，但它是有比电路，增加了复杂性。2）多种阈值晶体管。使用零阈值器件的NMOS传输管可以消除大部分阈值损失。但由于亚阈值电流的影响，会引起电路不活动状态下的能量消耗。3）传输门逻辑。NMOS器件传递强逻辑0和弱逻辑1，而PMOS器件传递强逻辑1和弱逻辑0。6.6 动态逻辑的特点（优缺点）1）逻辑功能由NMOS下拉网络实现。2）晶体管的数目明显少于静态情况3）是无比的逻辑门4）动态逻辑门只有动态功耗5 ）动态逻辑门具有较快的开关速度。动态逻辑可以实现较快和面积较小的复杂逻辑门。但是像电荷泄漏、电荷分享、电容耦合以及时钟馈通这样一些

22、寄生效应使设计过程很难把握。电荷的泄漏又迫使进行周期性的刷新，于是限制了电路的最低工作频率。 7.1 组合电路 vs 时序电路组合电路：假如有足够的时间使逻辑门稳定下来，那么逻辑功能块的输出就只与当前输入值有关。时序电路：输出不仅取决与当前的输入值，也取决于原先的输入值。7.2 Latch vs Register；Latch是一个电平敏感电路，输入必须在时钟变化沿附近的一段较短时间内稳定以满足建立时间和维持时间的要求。边沿触发的Register只有在时钟翻转时才采样输入。7.3 多路开关Master-Slave Register 的tsetup、thold、tctoq的估算方法：建立时间是输入

23、数据D在时钟上升沿之前必须有效的时间tsetup=3tpd_inv+tpd_tx；传播延时是QM值传播到输出Q所需的时间tc_q=tpd_tx+tpd_inv；维持时间表示在时钟上升沿之后输入必须保持稳定的时间thold=0。7.4 动态CMOS Register的优缺点【优点】动态存储器的工作原理是在与MOS器件相关的寄生电容上暂时存储电荷，这些电容必须周期性的刷新以弥补泄漏的电荷，因而动态电路具有一个最小的时钟频率。动态存储器往往比较简单，因而具有明显较高的性能和较低的功耗。最常用在要求较高性能水平和采用周期时钟控制的数据通路电路中。只要一个模块在进入闲置模式时它的状态可以不保留，就仍可以

24、采用动态电路。【缺点】但是在动态电路中，一个被电容耦合到内部存储节点上的信号节点会注入相当大的噪声而破坏状态；漏电电流引起低活动性期间的功率问题；内部动态节点并不跟踪电源电压的变化，降低了噪声容限。7.5 流水线：优化时序电路的方法流水线式一项提高资源利用率的技术，它增加了电路的数据处理量。通过在逻辑块之间插入寄存器，使每一个组合电路块比原来的总功能具有较小的传播延时，有效地减少了最小允许的时钟周期值。锁存型流水线和寄存型流水线。7.6 Schmitt触发器分析特性：1）对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应。2）电压传输特性表明对正向何负向变化的输入信号有不同的开关阈值，变

25、现出滞环特性。Schmitt触发器一个主要用途是把一个含噪声或缓慢变化的输入信号转变成一个“干净”的数字输出信号。CMOS反相器的开关阈值由PMOS管和NMOS管之间的（导电因子）比率（kn/kp）决定的恶。增加这一比率可使阈值VM升高，减少这一比率则使VM降低。如果翻转方向不同会使这一比率不同，则可以引起不同的开关阈值以及滞环效应。假设Vin最初为0，则两个并联的PMOS管作为上拉网络，一个NMOS作为下拉网络，等效晶体管比率为kM1/(kM2+kM4),提高了开关阈值。反相器一旦切换，反馈环就关断M4并使NMOS期间M3导通，这一附加的下拉器件加速了翻转并产生一个斜率很陡的“干净”的输出信号。由高至低的过程中有类似的情形。8.1 半定制的ASIC设计流程1）设计获取（Design Capture）2) 逻辑综合（Logic Synthesis）3) 版图前模拟和验证（Prelayout Simulation and Verification）4) 版图规划（Floor Planning）5) 布局（Placement）6) 布线（Routing）7) 提取模型参数（Extraction）8) 版图后模拟和验证（Postlayout Simulation a