第4章 组合逻辑电路

1、50数字电子技术讲稿第四章 组合逻辑电路 P56组合逻辑电路结构：图中：输入变量为 ， 输出函数为 ， 。41 组合逻辑电路的分析 找出给定逻辑电路输入和输出之间的逻辑关系，并指出电路的逻辑功能。分析步骤： 根据给定逻辑电路，逐级推导出输出端逻辑表达式。 根据输出函数列出输出函数真值表。 逻辑功能描述。【例4-2】分析图4-3（a）所示逻辑电路，指出该电路的逻辑功能。解： 函数表达式：本位和 向高位进位 函数真值表（表4-2 P57） 0 0 0000 0 1010 1 0010 1 1101 0 0011 0 1101 1 0101 1 111 功能分析：一为全加器！注意：半加器的真值表和电

2、路 半加器真值表（表4-3）： 0 0000 1011 0011 110 半加器逻辑电路图如下（图4-4）： 函数表达式： 思考题：如何构成一个四位二进制加法电路？42 组合逻辑电路设计 P58设计过程： 命题 真值表 简化 电路实现 逻辑概念清楚 正确确定真值表 根据具体情况 实际检验 或较抽象 最大或最小项表达式 门和门种类少 设计正确？ 功耗和速度【例4-3】设计一个一位全减器 P59 解： 命题分析。 列真值表。 0 0 0000 0 1110 1 0110 1 1101 0 0011 0 1001 1 0001 1 111 选器件：用非门，异或门，与或非门实现。 注意：用与或非门实现

3、时从和和入手。 求函数表达式。 可得原函数表达式： 注意：如果用异或门实现，函数表达式如下： 画逻辑电路。P60 图4-6 全减器逻辑图【例4-4】设计将8421BCD码转换为余3BCD码。 分析题意，列真值表。A B C D0 0 0 000110 0 0 101000 0 1 001010 0 1 101100 1 0 001110 1 0 110000 1 1 010010 1 1 110101 0 0 010111 0 0 111001 0 1 0XXXX1 0 1 1XXXX1 1 0 0XXXX1 1 0 1XXXX1 1 1 0XXXX1 1 1 1XXXX 画卡诺图，求输出函数

4、。 画逻辑电路：（P 61 图4-8 8421BCD码转换为余3码电路）注意： 任意项的处理和作用。 考虑用全加器或全减器来实现。 逻辑设计的灵活性。43 常用MSI组合逻辑器件及应用 P62431 编码器 用特定的码（二进制码）来表示有关信息 编码， 完成这一功能的电路称编码器。1二进制编码器 P62表4-6三位二进制编码器真值表（P62） 输 入 输 出 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0

5、 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 输入：有且仅有一个输入为1。 输出函数为： 逻辑设计的灵活性，注意此处的“真值表”，无卡诺图。 此电路有局限性。 实现电路如P63 图4-10。2二 十进制编码器 P63 编码器框图： 编码表： 表4-7 8421 BCD 编码表十进制数DCBA0 00001 00012 00103 00114 01005 01016 01107 01118 10009 1001 输出函数： 3优先权编码器74LS148（8线 3线编码器） 逻辑符号 表4-8 74LS148的功能表No输 入输

6、出EI76543210CBACSEo11XXXXXXXX11111201111111111110300XXXXXXX000014010XXXXXX0010150110XXXXX01001601110XXXX011017011110XXX1000180111110XX10101901111110X110011001111111011101 ：为编码允许输入，低有效。 7 0 ：状态信号输入端（编码输入），低有效。 CS：编码有效输出，低有效。 C，B，A：编码输出，为反码输出。 ：编码允许输出，低有效，用语级联。 “7”输入端的优先权最高，“0”为最低。432 译码器 P65译码是编码的逆过程：

7、将代码（已编码）“译”成相应所需的信息。1 二进制译码器 2 4 译码器注意： ，为译码输入端。 为译码允许端，低有效。 ， 为译码输出端，低有效。表4-9 2 4译码器功能表1XX11110000111001101101011010111110 输出函数表达式可写成： （=0,1,2,3）。 3 8 译码器（74LS138） 为译码允许端，高有效。 ， 为译码允许端，低有效。 ，为译码输入端。 ， 为译码输出端，低有效。 表410 74LS138译码器功能表 P660XXXX11111111X1XXX1111111110000011111111000010111111100101101111

8、110010111011111010111110111101011111101110111111111011011111111110 输出函数表达式： 几种典型应用： 实现存储系统的地址译码 实现逻辑函数 实现数据分配器或脉冲分配器【例4-5】用74LS138实现函数： 实际设计的电路连接如下图：2 二十进制译码器 （74LS42如下图，译码表P68 表4-11）3 显示译码器表4-12 BCD七段译码器真值表 P69DCBA字形00001111110000010110000100101101101200111111001301000110011401011011011501101011111

9、6011111100007100011111118100111110119433 数据选择器 四选一数据选择器（电路P70） 表4-13 四选一MUX功能表0000010100111XX0当时，输出的表达式为： （4-13）还可以矩阵的形式表示： 八选一数据选择器 逻辑符号： 功能表： 表4-14 8选1 MUX功能表1XXX000000001001000110100010101100111 输出表达式： 1 数据选择器的应用 作数据选择器，实现多路信号分时传送（注意为数字信号）。 实现组合逻辑函数。 实现串并变换。 产生序列信号。 实现组合函数。 【例4-6】用8选1 实现函数： 一个8选1

10、 数据选择器的输出表达式为：解： 令 函数的实现电路如下： 注意： 变量所接位置； 十六选一可方便实现四变量的逻辑函数。 【例4-7】用4选1 实现函数： 解： （代数法） 令 得：；。 实现电路如下： 【例4-8】用8选1 实现函数： 解：（卡诺图法） 令 画函数的卡诺图： 在卡诺图上可求得： 实现电路如下：图中的（a）。 令时，由下面卡诺图可求得：（实现电路在上） 实现串并变换和产生序列信号的电路如下： 串并变换：当ABC 由000001010111变化一次，将在F端 获得串行信号 01001111（低位在前发送）。 序列信号产生：当ABC 由000001010110000不断循环 变化，

11、将在F端获得序列信号01001110100111。2数据选择器的扩展 P75 可利用允许端，再适当加门电路来扩展。 图4-27 双4选1扩展为8选1（下图）。 图4-28 五个4选一扩展为16选1（P75）。434 数据分配器1逻辑符号2功能表 表4-15 1 4 DEMUX 功能表1XX11110001110011110101110111113输出函数表达式：当时，；当时，。4 用译码器实现多路分配器5多通道数据分时传送（注意：同步问题）435 数码比较器 对两个位数相同的二进制数进行比较。1 逻辑符号2比较器功能表（见下面的表）3比较器的级联（七位数比较器）表4-16 四位比较器功能表比

12、较 器 输 入级联输入比较器输出A3 B3A2 B2A1 B1A0 B0CA>BCA<BCA=BPA>BPA<BPA=BA3>B3XXXXXX100A3<B3XXXXXX010A3=B3A2>B2XXXXX100A3=B3A2<B2XXXXX010A3=B3A2=B2A1>B1XXXX100A3=B3A2=B2A1<B1XXXX010A3=B3A2=B2A1=B1A0>B0XXX100A3=B3A2=B2A1=B1A0<B0XXX010A3=B3A2=B2A1=B1A0=B0100100A3=B3A2=B2A1=B1A0=

13、B0010010A3=B3A2=B2A1=B1A0=B0001001436 加法器1四位串行进位加法器 注意：运算逐级完成，延迟较大，运算速度慢。2四位超前进位加法器（74LS283）P78 超前进位产生器等不作要求，有规模更大更新的可选产品。3加法器实现余3码到8421BCD码的转换 P79 注意：算法为：余3码+13 8421BCD码（进位丢失），电路如下：4用四位加法器（二进制）实现8421BCD加法器 算法： 考虑了低位来的进位，BCD加法器和的范围为0-19。 在二进制运算后：如有进位（和最大为3），则应在和上加6；如 无进位，但和大于等于10，也应在和上加6；在此两种情况下， 8421BCD加法的进位应为1。 8421BCD加法进位函数表达式为：（需在二进制和加6的函数）。 进位 实现电路如下：44 组合逻辑电路中的竞争与冒险 P 811竞争与冒险 在组合电路中，某一输入变量经不同途径传输后，到达电路中某一会合点的 时间有先后，这种现象称为竞争。由于竞争而使电路输出发生瞬时错误的